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De la mémoire 512 bits pour les smartphones

par - source: Tom's Hardware FR

Samsung vient de présenter une nouvelle mémoire qui pourrait régler un des problèmes des SoC ARM et donc des smartphones et autres tablettes : la bande passante mémoire. La nouvelle « Mobile DRAM with Wide I/O » utilise en fait un bus mémoire sur 512 bits, contre 32 bits avec la LPDDR2 utilisée habituellement.

Samsung annonce que ses puces de 1 gigabit gravées en 50 nm peuvent atteindre un débit de 12,8 Go/s, ce qui indique une fréquence de fonctionnement assez faible (équivalent à de la DDR2-200). L'avantage est que la bande passante reste correcte avec une consommation en nette diminution, Samsung parlant de 87 % de réduction de la consommation. La société coréenne espère produire des puces de 4 gigabits gravées en 20 nm en 2013, avec bien évidemment des SoC compatibles. Le seul problème vient de la connexion physique : la mémoire s'interface actuellement avec 1 200 pins.

Notons que si la majorité des SoC actuels travaillent avec de la mémoire LPDDR2 sur un bus 32 bits, les prochaines générations devraient passer en 64 bits et les versions destinées aux tablettes vont prendre en charge la mémoire DDR3, la LPDDR2 restant la mémoire de choix dans les smartphones, grâce à sa consommation.

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soa 21/02/2011 11:30
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Il est urgent de passer à un bus série haut fréquence pour la Ram. :/

On a déjà abandonné le PCI et l'PATA ca serait pas mal de faire de même avec le bus Ram.

okey-dokey 21/02/2011 12:11
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Je ne suis pas certain que cela se justifie pour la RAM (passer en bus série).
Un bus serie ça impose aussi des contraintes et je ne pense pas que l'interfaçage de la RAM s’accommode facilement d'un bus série.

dismuter 21/02/2011 12:30
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soa :
Il est urgent de passer à un bus série haut fréquence pour la Ram. On a déjà abandonné le PCI et l'PATA ca serait pas mal de faire de même avec le bus Ram.



Euh non, la transmission des données en série n'est utile que pour réduire le câblage et les coûts. Il n'y a aucun avantage de performances, bien au contraire.
La DDR3 est sur un bus 64bits, crois-tu qu'on puisse multiplier par 64 la fréquence de la RAM si on faisait passer cela sur un bus 1bit ? Et puis faudrait aussi abandonner le dual-channel et le striping RAID, c'est du parallélisme aussi ça.

soa 21/02/2011 13:17
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dismuter :
Euh non, la transmission des données en série n'est utile que pour réduire le câblage et les coûts. Il n'y a aucun avantage de performances, bien au contraire.


Justement 1200 pin c'est beaucoup :D.
dismuter :
Et puis faudrait aussi abandonner le dual-channel


Et pourquoi donc?
dismuter :
La DDR3 est sur un bus 64bits, crois-tu qu'on puisse multiplier par 64 la fréquence de la RAM si on faisait passer cela sur un bus 1bit ? Et puis faudrait aussi abandonner le dual-channel et le striping RAID, c'est du parallélisme aussi ça.


Rien n'empêche de mettre des lignes en //. Regarde le PCI-e!

Ce qui est bête c'est qu'on a des barrettes Ram avec minimum 8 puces Ram. Chacune faisant en principe 32bit je crois. Or cette même barrette n'est adressé qu'avec un bus de 64bit(1 canal Ram). Le problème vient de la complexité au niveau des pistes sur le PCB, ce qui explique pourquoi le tri et quad channel est limité au haut de très haut de gamme.

Or avec un bus série on se débarrasserait d'un tel problème. Ca permettrait d'une part de mettre plusieurs canaux sur une unique barrette pour ainsi dire (pour mieux utiliser la quantité de puce présente) ou d'en mettre plus en //.

Et de toute façon si je me rappelle bien la DDR4 utilisera bien un bus série.

Sh4d3rZ_86 28/02/2011 11:09
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soa, théoriquement on sait que ça peut fonctionner, mais en est on réellement sur, d'un point de vue pratique ? [:spamafote]

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