Source: Custom PC – Mots-clés : AMD, architecture
Catégories : Processeur
Un responsable chez AMD vient d’avouer que le fondeur préparait une toute nouvelle architecture pour remplacer ses processeurs Barcelona.
Une architecture différente
Giuseppe Amato, directeur technique des ventes et marketing, a confié au magazine Custom PC que « l’architecture de la prochaine génération de nos [NDLR : AMD] processeurs, ne sera certainement pas, comment dire, comparable avec les Phenom. Ils seront complètement différents ».
Une architecture encore inconnue
Il est clair que le Barcelona fait pale figure sur le plan des performances lorsqu’on le compare à un processeur équivalent chez Intel (cf. « AMD Phenom : l’araignée tisse sa toile. »). On ne sait encore rien sur cette architecture qui devrait intégrer le core Bulldozer, à part le fait qu’elle « résoudra des problèmes que l’on ne pense pas pouvoir adresser aujourd’hui en harware ». Bande passante ? Virtualisation ? CPU-GPU ? La chasse aux rumeurs et spéculations est ouverte.
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Les CPU quad core ont suivi de près les dual core, et voilà que les tri core débarquent. Mais quelles sont exactement les performances de ces processeurs handicapés ? La perte est-elle réelle par rapport aux quad-cores ?
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Est-ce que ça sera suffisant pour regagner la confiance des consommateurs et des industriels ?
En tout cas, je leur souhaite bon courage et bonne chance ! Et surtout : "grouillez-vous"
A-M-D! A-M-D! A-M-D ! revient! revient! fait de la concurrence à INTEL pour qu'il baisse ses prix!!
heu sa te suffit pas, j ai jamais vu des prix aussi bas pour des proco aussi puissant : Intel : baisses des prix et nouveaux processeurs
Néanmoins il y avait quand même du bon dans cette architecture, le core 2 c'est la fusion du meilleur du pentium (III - II - Pro) et netburst.
Si AMD arrive à faire la même chose, tirer le positif de ses erreurs, si aussi il reste des gens capables vu à la fréquence à laquelle tout le monde se barre du bateau qui sombre, alors l'avenir sera interessant.
Enfin avec des si on mettrait Paris en bouteille etc...
Tout ca me rappelle 3dfx : bons produits au départ, puis une suite de mauvaises pour ne pas dire catastrophiques décisions, finalement faillite et rachat par le concurrent du moment (nVidia)
AMD lance SSE5, Intel VMX.. On va encore avoir droit à une guerre de jeux d'instructions.
Premièrement c'est l'Intel AVX.
AVX -> 300 instructions modifiées et 100 nouvelles instructions.
SSE5 -> 170 nouvelles instructions.
Si un jour Intel ou AMD sort un CPU qui intègre toutes les extensions 3DNow, MMX et SSE, on va se retrouver avec un total de 598 instructions ajoutées aux instructions de base/standard du x86:
3DNow (21 nouvelles instruction)
3DNow!+ (24 nouvelles instruction)
SSE1 (70 nouvelles instruction)
SSE2 (144 nouvelles instruction)
SSE3 (13 nouvelles instruction)
SSE4a (2 nouvelles instruction)
SSE4.1 (47 nouvelles instruction)
SSE4.2 (7 nouvelles instruction)
SSE5 (170 nouvelles instruction)
AVX (100 nouvelles instruction)
598 instructions supplémentaires... on est loin de l'idéologie du RISC.
Et pour l'idéologie RISC, tu peux nous parler d'Altivec ?
Cela fait longtemps que le RISC est loin. x86 n'est pas RISC du tout, le PPC de moins en moins, ARM avec thumbs2 ne l'est plus vraiment.
On est au limite pour le parallélismes d'instruction sur les cpu actuelles sans faire exploser la consomation, le seul moyen d'augmenter la performance est d'avoir une sémantique plus sympathique (diminution du nombre de load pour éviter les dépendance read-after-write, fonction spécifique comme AES ou la DCT, etc...)
Non, sérieusement, si ça continue à cette vitesse, en 2020 un CPU aura 3518 instructions de plus.
À quant le 1er CPU à intégrer 10,000 instructions différentes ?
Ou est le problème au juste ? En plus compter les instructions, est un peu complexe.
On compte tous les possiblités ? Si tu as 4 registres dans l'instruction et que tu as 16 registres, tu as déjà 65 000 possibilités. Si tu oublis cela tu as aussi plein de format de données, 8-16-32-64 bits maintenant 8-16-32-64 bits dans un vecteur de 128 bits, puis 256 (AVX), tu as aussi les float 32 et 64 bits, et maintenant 16 bits (SSE5).
Rien qu'avec toutes ces combinaisons tu as un grand nombre de possibilités.
Le but est que les compilateurs puissent les utiliser ou que certaines libs soient vraiment plus rapide!
theorie du nerdz > il me semble qu'il n'y a pas un gramme de netburst dans les Core et Core 2 ...
Si. Le bus, notamment. Maintenant, c'est évident que c'est plus dérivé du P6 que de Netburst.
Premièrement c'est l'Intel AVX.
AVX -> 300 instructions modifiées et 100 nouvelles instructions.
SSE5 -> 170 nouvelles instructions.
Si un jour Intel ou AMD sort un CPU qui intègre toutes les extensions 3DNow, MMX et SSE, on va se retrouver avec un total de 598 instructions ajoutées aux instructions de base/standard du x86:
3DNow (21 nouvelles instruction)
3DNow!+ (24 nouvelles instruction)
SSE1 (70 nouvelles instruction)
SSE2 (144 nouvelles instruction)
SSE3 (13 nouvelles instruction)
SSE4a (2 nouvelles instruction)
SSE4.1 (47 nouvelles instruction)
SSE4.2 (7 nouvelles instruction)
SSE5 (170 nouvelles instruction)
AVX (100 nouvelles instruction)
598 instructions supplémentaires... on est loin de l'idéologie du RISC.
Cool, et en quoi, actuellement, du RIsC est plus efficace ?
L'idée de base était d'accélérer les instructions simples en les prenant bien en charge, essentiellement parce qu'on programmait en assembleur et que le nombre de transistors était forcément limité. Actuellement, ou l'assembleur en x86 reste rare et ou le nombre de transistor est pas réellement limité, on peut parfaitement optimiser la majorité des instructions. Et accessoirement, ni les ARM ni les PPC ne sont réellement encore RISC, et les x86 sont pas non plus réellement CISC (en interne, en tout cas)