C’est lors du ISSCC qu’IBM a laissé filer quelques détails sur son dernier processeur, le Power6. C’est le premier de la firme à utiliser la technologie SOI (Silicon On Insulator), qui consiste à placer une couche d'oxyde entre deux couches de silicium afin de réduire les courants de fuites. Cela permet donc une augmentation de la vitesse des transistors, tout en gardant une consommation électrique réduite.

Le cache L1

Gravé en 65 nm, il devrait être cadencé, selon IBM, à une fréquence entre 4 et 5 GHz. La mémoire cache de premier niveau dispose d’une capacité de 64 Ko et est dite 8-way set associative. En gros, cela veut dire que l’on associe 8 lignes de mémoire cache à une zone de mémoire RAM. Si cette technologie est plus performante que le « direct mapped » qui attribue une ligne de mémoire cache à une zone mémoire, le processeur devra néanmoins chercher non pas une, mais huit lignes de cache pour savoir si l’information recherchée est disponible. Néanmoins, cet inconvénient est réduit par la vitesse de fonctionnement du processeur.

Il est aussi intéressant de noter que ce cache sera bâti sous forme de pipeline. Ainsi, il sera possible de procéder à plusieurs lectures par cycle.

L’architecture

Si rien n’a filtré quant à la gestion des threads, nous savons que le Power5 en gère deux simultanément et l’on pourrait penser que ce soit aussi le cas pour le Power6.

Attendu d’ici 12 à 18 mois, IBM travaille officiellement sur le Power6 depuis 2002 et souhaiterait, avec ce processeur, unifier toutes les architectures RISC afin d’éliminer les déclinaisons «i», «p», et «z». À titre d'information, il est clair que ce processeur se destine au monde des serveurs.

La photo représente un Power5+