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Stretch : un CPU à jeu d'instructions variable
Une petite startup du nom de Stretch vient d'annoncer son nouveau concept de CPU, le S5000. Celui-ci aurait la particularité d'intégrer une logique programmable dans le moteur, et ainsi de modifier à la volée le jeu d’instructions qu’il supporte.
Concrètement, les CPU de la famille S5000 se présentent comme l'association d'un processeur RISC (jeu d'instruction réduit - le CPU ne peut réaliser que des opérations simples, à l'instar des processeurs grand public actuels) avec un ISEF (Instruction Set Extension Fabric). L'ISEF est donc un chemin de données basé sur la logique programmable Stretch, et est configurable de manière logicielle. En clair, l'ISEF permet donc d'étendre le jeu d'instructions du processeur, et de définir les nouvelles instructions en utilisant du code C/C++ (langage de programmation dit 'de haut niveau', de par l'abstraction qu'il offre par rapport aux spécificités du processeur).
Ainsi, le S5000 se donne pour but de délivrer des performances et une différenciation possible similaire à celles des FPGA et autres ASIC, sans le processus de design complexe (simplicité d'utilisation du C/C++). De ce fait, l'ISEF est capable d'exécuter en une seule instruction ce qui aurait pris plusieurs instructions (donc cycles) sur l'unité arithmétique et logique (ALU) d'un CPU RISC traditionnel. L'ISEF est par exemple capable d'exécuter des instructions comme le redimensionnement de l'image, ou l'algorithme TripleDES (qui applique par trois fois l'algorithme de cryptage DES sur des données).
Pour rentrer dans les considérations d'ordre physique, ces CPU seront cadencés de 250 MHz à 300 MHz. Ils peuvent traiter des instructions 16 bits et 24 bits, et intègrent l'unité arithmétique et logique (ALU), l'unité de virgule flottante (FPU) et l'unité de gestion de la mémoire (MMU avec Translation Look-aside Buffer). Ils intègrent également le contrôleur de mémoire (DDR 333 ou 400 MHz), 64 Ko de cache (32 Ko D-cache + 32 Ko I-cache) ainsi que 256 Ko de SRAM. La disponibilité s'échelonne de juillet à novembre, et la cible reste des secteurs bien particuliers comme l'équipement médical ou le matériel militaire. Le prix variera de 35 $ à 100 $.
Concrètement, les CPU de la famille S5000 se présentent comme l'association d'un processeur RISC (jeu d'instruction réduit - le CPU ne peut réaliser que des opérations simples, à l'instar des processeurs grand public actuels) avec un ISEF (Instruction Set Extension Fabric). L'ISEF est donc un chemin de données basé sur la logique programmable Stretch, et est configurable de manière logicielle. En clair, l'ISEF permet donc d'étendre le jeu d'instructions du processeur, et de définir les nouvelles instructions en utilisant du code C/C++ (langage de programmation dit 'de haut niveau', de par l'abstraction qu'il offre par rapport aux spécificités du processeur).
Ainsi, le S5000 se donne pour but de délivrer des performances et une différenciation possible similaire à celles des FPGA et autres ASIC, sans le processus de design complexe (simplicité d'utilisation du C/C++). De ce fait, l'ISEF est capable d'exécuter en une seule instruction ce qui aurait pris plusieurs instructions (donc cycles) sur l'unité arithmétique et logique (ALU) d'un CPU RISC traditionnel. L'ISEF est par exemple capable d'exécuter des instructions comme le redimensionnement de l'image, ou l'algorithme TripleDES (qui applique par trois fois l'algorithme de cryptage DES sur des données).
Pour rentrer dans les considérations d'ordre physique, ces CPU seront cadencés de 250 MHz à 300 MHz. Ils peuvent traiter des instructions 16 bits et 24 bits, et intègrent l'unité arithmétique et logique (ALU), l'unité de virgule flottante (FPU) et l'unité de gestion de la mémoire (MMU avec Translation Look-aside Buffer). Ils intègrent également le contrôleur de mémoire (DDR 333 ou 400 MHz), 64 Ko de cache (32 Ko D-cache + 32 Ko I-cache) ainsi que 256 Ko de SRAM. La disponibilité s'échelonne de juillet à novembre, et la cible reste des secteurs bien particuliers comme l'équipement médical ou le matériel militaire. Le prix variera de 35 $ à 100 $.
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Juste : le des cest pas de la compression mais du chiffrement
De loin cela ressemble a un CPU accole a une tuile de logique programmable.
Faut voir si ce genre de produit arrive a se trouver une place dans le marche entre les solutions FPGA + processeur (en hard ou soft) ou FPGA + DSP.
L'intérêt de cette news serait de savoir si c'est un nouveau CPU pour grand public, moins cher, plus efficace, "à géométrie variable" pour s'adapter aux applications, consommant très peu, peu polluant mais apparemment c'est réservé à une niche et il ne remplit pas toutes ces conditions.
et ce ne serait pas encore ça.
Le cpu dont je parle n'est pas encore né : un mix de K8+P4+Tansmeta+Via
ca fait quand même pas mal penser au Crusoe ce proc
ca fait quand même pas mal penser au Crusoe ce proc
Exactement
A la limite un peu plus souple encore...
ca fait quand même pas mal penser au Crusoe ce proc
Aucun rapport. Le crusoe fonctionne sur le principe d'un traducteur de VLIW
Concretement est-ce qu'avec ce genre de CPU, si ca venait a se democratiser, peut-on imaginer charger des profiles genre
prifile jeux 3D pour optimiser son PC quand on joue a unseu type FPS ?
chargement profil PAO si on veut faire de la PAO, etc...
Ce serait l'idéal, sachant que les PC grands publics sont voué a être polyvalents
Aucun rapport. Le crusoe fonctionne sur le principe d'un traducteur de VLIW
C'est justement le Code Morphing que j'ai l'impression de retrouver ici, mais à un niveau encore plus haut que sur les Crusoe (plus loin du language machine j'entends).
Concretement est-ce qu'avec ce genre de CPU, si ca venait a se democratiser, peut-on imaginer charger des profiles genre
prifile jeux 3D pour optimiser son PC quand on joue a unseu type FPS ?
chargement profil PAO si on veut faire de la PAO, etc...
Ce serait l'idéal, sachant que les PC grands publics sont voué a être polyvalents
non, les optimisations sont spécifiques à un seul programme, pour peu qu'il aie été compilé avec les bonnes options. Et puis, il faut voir quand ca montre en puissance face aux processeurs x86
C'est justement le Code Morphing que j'ai l'impression de retrouver ici, mais à un niveau encore plus haut que sur les Crusoe (plus loin du language machine j'entends).
Le code morphing ne permet pas d'accélérer le traitement des instructions (sauf légères optimisations), il sert à reprogrammer le processeur pour simuler un autre type de processeur.
Le code morphing ne permet pas d'accélérer le traitement des instructions (sauf légères optimisations), il sert à reprogrammer le processeur pour simuler un autre type de processeur.
[Après être parfaitement reveillé]
Je viens de me rendre compte que l'on a du RISC d'un coté et du VLSI de l'autre
Mais je vois toujours pas la différence entre l'ISEF et le CMS au niveau du concept, mis à part ce que j'ai dis plus haut
"The Code Morphing software is fundamentally a dynamic translation system, a program that compiles
instructions for one instruction set architecture into instructions for
another ISA."
"il sert à reprogrammer le processeur pour simuler un autre type de processeur", c'est exactement ce que fait le Crusoe non, il émule un processeur x86 virtuel : translation d'instructions x86, mise en cache, filtrage et prédiction de branchement.
La seule différence que je vois, comme je l'ai déjà dis, c'est le niveau du langage, plus haut en ce qui concerne l'ISEF.
http://www.transmeta.com/pdfs/pape [...] 9jan00.pdf pour plus d'info sur le CMS
jeu d'instruction réduit - le CPU ne peut réaliser que des opérations simples, à l'instar des processeurs grand public actuels
c'est pas des cisc les processeurs actuels ? (du moins les x86)
cisc sur pc ... risc sur mac ...
pour être précis tous les processeurs grand publics actuels ont un core RISC, ensuite sur PC il y a une couche x86 pour garder la compatibilité. (corrigez moi si je dis des conneries
)
pour être précis tous les processeurs grand publics actuels ont un core RISC, ensuite sur PC il y a une couche x86 pour garder la compatibilité. (corrigez moi si je dis des conneries
)
c bien ca
+1 depuis le P6 et le K6
+1 depuis le [g]P6[/g] et le K6
P6 = Pentium2
au temps pour moi
[Après être parfaitement reveillé]
![[:c3po]](http://img.infos-du-net.com/forum/images/perso/c3po.gif "[:c3po]")
Je viens de me rendre compte que l'on a du RISC d'un coté et du VLSI de l'autre
Mais je vois toujours pas la différence entre l'ISEF et le CMS au niveau du concept, mis à part ce que j'ai dis plus haut
"The Code Morphing software is fundamentally a dynamic translation system, a program that compiles
instructions for one instruction set architecture into instructions for
another ISA."
"il sert à reprogrammer le processeur pour simuler un autre type de processeur", c'est exactement ce que fait le Crusoe non, il émule un processeur x86 virtuel : translation d'instructions x86, mise en cache, filtrage et prédiction de branchement.
La seule différence que je vois, comme je l'ai déjà dis, c'est le niveau du langage, plus haut en ce qui concerne l'ISEF.
En lisant la brochure pdf du S5000, ils expliquent que leur soft permet de cabler en hard une portion critique (au niveau performances) de code en C et C++. On peut voir donc leur produit comme l'association d'un processeur 32 bit ordinaire et d'une unite specialisee reprogrammable.
Par comparaison, sur le Crusoe c'est l'unite qui se charge de la translation de l'ISA qui est programmable (dans quelle proportion, ca je ne le sais pas
Baster > Ca y est enfin la golden-week
En lisant la brochure pdf du S5000, ils expliquent que leur soft permet de cabler en hard une portion critique (au niveau performances) de code en C et C++. On peut voir donc leur produit comme l'association d'un processeur 32 bit ordinaire et d'une unite specialisee reprogrammable.
).
Par comparaison, sur le Crusoe c'est l'unite qui se charge de la translation de l'ISA qui est programmable (dans quelle proportion, ca je ne le sais pas
Baster > Ca y est enfin la golden-week
Relis ce que je dis plus haut
cgsyanick>
Pour le Crusoe (et tous les dérivés), le code morphing se supperpose à l'ensemble des intructions du processeur, ce qui permet de le faire passer pour n'importe quel autre processeur existant (sous réserve que le CMS rentre dans l'espace qui lui est imparti)
Pour le S5000 et ses dérivé, la démarche est tout autre, tu a un jeu d'instruction fixe, immuable, auquel tu peux ajouter des instructions spécialisées à la volée. Mais il restera toujour intrinsèquement de un S5000 et les programmes compilés pour une autre plateforme ne tourneront pas dessus.
En fait, le Crusoë est bien plus souple que le S5000, qui lui joue plutôt la carte de la performance.
cgsyanick>
Pour le Crusoe (et tous les dérivés), le code morphing se supperpose à l'ensemble des intructions du processeur, ce qui permet de le faire passer pour n'importe quel autre processeur existant (sous réserve que le CMS rentre dans l'espace qui lui est imparti)
Pour le S5000 et ses dérivé, la démarche est tout autre, tu a un jeu d'instruction fixe, immuable, auquel tu peux ajouter des instructions spécialisées à la volée. Mais il restera toujour intrinsèquement de un S5000 et les programmes compilés pour une autre plateforme ne tourneront pas dessus.
En fait, le Crusoë est bien plus souple que le S5000, qui lui joue plutôt la carte de la performance.
:jap:
Voila la réponse que j'attendais
J'aurais plutot vu le S5000 plus souple justement de par l'utilisation d'un langage dérivé du c/c++, mais je préfere ton idée
Bon reste à voir les perfs quand même hein
Baster > Ca y est enfin la golden-week
YES !!!!!
Bon j'ai du bosser hier
Sinon j'ai 3 copines qui montent sur Tokyo cet aprem pour me voir (enfin faire du shopping