Overclocker un Core 2 Duo : la quête du meilleur rapport performances/Watt
Difficile de résister à la tentation de l’overclocking quand on possède un Core 2 Duo ou un Core 2 Quad, tant leur potentiel en la matière est grand. Mais jusqu’à quelle fréquence aller ? L’overclocking classique est-il le plus intéressant ? Lire la suite
-
Intel Core i7 975 Extreme et 950 : beaucoup mieux ?
Intel lance aujourd’hui deux processeurs destinés à remplacer les Core i7 965 et 940. Plus rapides pour le même prix ? Ces nouvelles puces sont alléchantes, mais le sont-elles suffisamment pour justifier leur achat plutôt que celui d'un Core i7 920 ? Lire la suite
-
De combien de cores avez vous besoin ?
Alors que les processeurs dual-core sont devenus le minimum absolu et les tri-core et quad-core le standard, nous avons voulu refaire une nouvelle série de tests pour déterminer quels sont exactement vos besoins. Peut-on encore vivre avec un seul core ? Lire la suite
Tous les comparatifs
Produits populaires
- futur processeur amd
- calcul consommation électrique pc
- calcul consommation electrique
- consommation electrique intel quad
- estimer consommation electrique pc
- memoire virtualisation
- quadcore
- socket amd
- processuer quadcore
- instruction sse
- sockets amd
- intel 6 core
- virtualisation processeur amd
- calculez consommation electrique pc
- estimation consommation electrique pc
L'architecture quad-core d'AMD en détails
Actu suivante
Les futurs processeurs quad-core d’AMD ne seront pas constitués d’un simple assemblage de quatre cœurs AMD64. Si l’architecture K8L n’est pas totalement nouvelle, AMD a néanmoins profondément remodelé l’architecture originelle x86-64 pour accroître les performances.
Amélioration de l’unité de calcul SSE et des calculs en virgule flottante
L’ajout d’un cache L3 de 2 Mo partagé par les quatre cœurs (en sus du cache L1 de 64 Ko et du cache L2 de 512 Ko que possède chaque core) n’est pas la seule amélioration dont bénéficieront les processeurs K8L. D’après ExtremeTech, qui assistait à une présentation détaillée du Barcelona, version « Opteron » du K8L pour serveurs et stations de travail, AMD a amélioré la puissance de calcul en virgule flottante, et le traitement des instructions SSE. L’unité de calcul SSE du Barcelona a une largeur de 128 bits contre 64 bits pour les processeurs AMD actuels. Les instructions SSE MOV peuvent être traitées dans le pipeline de « stockage » en virgule flottante. De plus, deux opérations SSE et un déplacement SSE peuvent être exécutés par cycle d’horloge. Ces modifications sont similaires à celles qu’Intel a réalisées sur les processeurs Core 2.
Deux contrôleurs mémoire indépendants
Les améliorations portent également sur le nombre d’instructions par cycle d’horloge (avec entre autres une prédiction de branchements plus efficaces), la virtualisation et la bande passante mémoire. Le die possède désormais deux contrôleurs mémoire indépendants, permettant de conserver un nombre plus important de pages mémoire ouvertes et ces dernières pourront avoir une taille de 1 Go (en sus des tailles habituelles de 4 Ko et 2 Mo). De plus, les contrôleurs mémoire offrent désormais un adressage mémoire sur 48 bits qui permet en théorie de gérer jusqu’à 256 To de mémoire.
Une gestion de l’énergie plus fine
AMD s’est également attaché à améliorer la consommation électrique et la gestion de l’énergie Powernow. Le Barcelona sera produit avec la technologie 65 nm SOI, qui permet d’accroître la densité des puces tout en réduisant le voltage. Qui plus est, les voltages du processeur et des contrôleurs mémoire seront ajustables séparément. Autre nouveauté, la fréquence de chaque core sera contrôlée de manière individuelle, alors qu’actuellement la technologie Powernow ne gère cette fréquence qu’au niveau du socket. AMD estime que grâce à ces innovations, le TDP du Barcelona ne dépassera pas 95 Watts.
Le Barcelona sera présenté en fonctionnement avant la fin de l’année, et il arrivera sur le marché vers la mi-2007. Quant à la variante pour PC de bureau qu’on connaît sous le nom de code Altair, elle ne devrait pas être lancée avant le deuxième trimestre 2007, ce qui laisse à Intel 6 ou 7 mois d’avance pour asseoir son leadership sur le segment des processeurs quad-core.
Source : Extremetech
-
Actualité précédente
Les mises à jour sécurité du mois... -
Actualité suivante
Le marché noir de la PS3
ça donne envi d'avoir les premiers bench tout ça !
Encore de la concurence acharnée, ça annonce du bon
le 5.2GT/sec en bas à droite de l'image, ça correspond à quoi ?
le 5.2GT/sec en bas à droite de l'image, ça correspond à quoi ?
A la bande passante maximum du bus Hyperthreading 3 (puisque la fréquence du HT3 varie selon celle du processeur).
Si les calculs en virgules flottantes sont sensiblement améliorés (hors instructions vectorielles SSE), vu qu'elles sont déjà supérieur sur les Athlon 64 que celles des Core 2 Duo, il se pourrait qu'AMD reprenne le leadership sur les processeurs favoris des gamers (au regard du reste des améliorations).
C'est déjà pour une de ces raisons, qu'un Athlon 64 restait en général meilleurs qu'un P4 dans ce domaine. Les calculs en virgule flottante étant très utilisés dans les jeux l (et les SSE, on ne peut pas les utiliser pour tout).
Simple supposition toutefois...
A la bande passante maximum du bus Hyperthreading 3 (puisque la fréquence du HT3 varie selon celle du processeur).
ça j'ai compris.
Mais le T, veut quoi dire ?
ça devrait être un B (comme byte), non ?
Transfert ?
Transfert ?
5.2 G Transfert par seconde !?
Lien HyperTransport (large de 2 à 32-bit) = "double pumped bus" et les transferts s'effectuent dans chaque direction simultanément
AMD utilise des liens HyperTransport de 16-bit (1 lien "16x16" = 16 lignes dans un sens + 16 lignes dans l'autre sens) :
HT 16-bit à 800 MHz (1600 MT/s) : 6.4 Go/s (3.2 Go/s dans chaque direction simultanément)
HT 16-bit à 1.0 GHz (2000 MT/s) : 8.0 Go/s (4 Go/s dans chaque direction simultanément)
HT 16-bit à 2.6 GHz (5200 MT/s) : 20.8 Go/s (10.4 Go/s dans chaque direction simultanément)
On ne dit pas voltage, mais tension
.
Shdo6>
Le hypertransport est une liaison série/parrallèle unidirectionnel point à point. En gros, c'est une liaison série mais au lieud d'utiliser un seul fils, il peut y en avoir 8, 16 ou 32, pour augmenter le débit. C'est unidirectionnel pour des raisons de performance, retourner un bus prend du temps, et le multipoint est plus dure à gérer à cause des reflexion du signal électrique, des charges...
Physiquement il y a bien 2 voies dédiées par lien HyperTransport. Si le lien est large de 16-bit alors il y a en réalité 2x16-bit : une voie 16-bit dans le sens CPU->bridge et une autre voie 16-bit dans le sens bridge->CPU.
Le FSB des Intel est bidirectionnel, une seule voie et half duplex (un seul sens à la fois).
HyperTransport 1.0/2.0/3.0 :
http://www.hypertransport.org/imag [...] _chart.gif
HyperTransport DirectPackets Data Streaming
(peer-to-peer, *16 virtual channels*, native packet handling)
HyperTransport technology has a daisy-chain topology, giving the opportunity to connect multiple HyperTransport input/output bridges to a single channel.
HyperTransport technology is designed to support *up to 32 devices per channel* [16 virtual channels * 32 devices] and can mix and match components with different link widths and speeds.
The HyperTransport™ link is designed to deliver a scalable and high performance interconnect between CPU, memory, and IO devices. [Latency shrinks quickly with increasing CPU clock speed and HyperTransport link speed.]
Feature/Function HyperTransport Technology [1.x/2.0]
Bus : Type Dual, unidirectional, point-to-point links
Link Width : 2, 4, 8, 16, or 32 bits
Protocol : Packet-based, with all packets multiples of four bytes (32 bits). Packet types include Request, Response, and Broadcast, any of which can include commands, addresses, or data.
Bandwidth (Each Direction) : 100 to 6400 Mbytes/s
Data Signaling Speeds : 400 MHz to 1.6 GHz
Operating Frequencies : 400, 600, 800, 1000, 1200, and 1600 Megatransfers/second
Duplex : Full
Max Packet Payload : 64-byte packet or Burst Length
Power Management : ACPI-compatible
Signaling : 1.2-V Low-Voltage Differential Signaling (LVDS) with a 100-ohm differential impedance
Multiprocessing Support : Yes
Environment : Inside the box
Memory model : Coherent and noncoherent
Total Pins Used for Each Link Width
Link Width (Each Way) : 2 4 8 16 32
Data Pins (total) : 8 16 32 64 128
Clock Pins (total) : 4 4 4 8 16
Control Pins (total) : 4 4 4 4 4
Subtotal (High Speed) : 16 24 40 76 148
VLDT : 2 2 3 6 10
GND : 4 6 10 19 37
PWROK : 1 1 1 1 1
RESET# : 1 1 1 1 1
Total Pins : 24 34 55 103 197
Commands, addresses, and data [CAD] traveling on a HyperTransport link are double-pumped, where transfers take place on both the rising and falling edges of the clock signal. For example, if the link clock is 800 MHz, the data rate is 1600 MHz.
An implementation of HyperTransport links with 16 CAD bits in each direction with a 1.6-GHz data rate provides bandwidth of 3.2 Gigabytes per second in each direction, for an aggregate peak bandwidth of 6.4 Gbytes/s.
Typical Communication Latencies
Ethernet : >10 µS
Infiniband via PCI-X : 4 to 10 µS
High-Speed Fabric via PCI-X : 2 to 4 µS
HyperTranport™ Connected : < 2 µS
SGI's NUMAlink™ 4 communications channel interconnect technology : < 1 µS
Source: SGI
PCI Express vs HyperTransport : Serial technologies such as PCI Express and RapidIO require serial-deserializer interfaces and have the burden of extensive overhead in encoding parallel data into serial data, embedding clock information, re-acquiring and decoding the data stream. The parallel technology of HyperTransport needs no serdes [SerDes, Serializer/Deserializer] and clock encoding overhead making it far more efficient in data transfers.
2008 = Direct Connect Architecture 2.0...