AMD : jusqu'à 10 cores pour les futurs Bulldozer

Il y a quelques jours, AMD a mis en ligne une nouvelle version de son « Guide d’optimisation logicielle pour processeurs de la famille 15h », c'est-à-dire les Bulldozer. Bien qu’il soit en premier lieu destiné aux développeurs, ce document technique nous en apprend un peu plus sur les futurs processeurs du constructeur.

Jusqu'à 10 cores, nouvelles instructions

Ainsi, si ce document est en majorité consacré aux modèles actuels (00h-0Fh, soit les Zambezi, Interlagos et Valencia), il cache également quelques informations sur les modèles 10h-1Fh (peut-être les APU Trinity ?) et 20h-2Fh (peut-être les futurs Vishera, Terramar et Sepang ?). On découvre ainsi que les modèles 10h-1Fh seront dotés de deux modules Bulldozer au maximum (soit quatre cores), et seront dépourvus de mémoire cache L3 mais bénéficieront d'un IOMMU amélioré. Les modèles 20h-2Fh bénéficieront de leur côté d’un contrôleur mémoire quad-channel (au moins sur les plateformes serveurs et stations de travail) et seront dotés d’un maximum de 10 cores.

Le DTLB (Data Translation Lookaside Buffer, une mémoire tampon permettant d’accélérer la traduction des adresses virtuelles en adresses physiques) du cache L1 passera quant à lui de 32 à 64 entrées. Les gammes 10h-1Fh et 20h-2Fh prendront en charge de nouvelles instructions F16c (VCVTPH2PS et VCVTPS2PH : conversion 32bits vers 16bits d'une valeur en virgule flottante), BMI (Bit Manipulation Instructions) et TBM (Trailing Bit Manipulation), ainsi que les instructions FMA3 (qui seront également prises en charge par les futurs processeurs Haswell et Broadwell d’Intel). La file d’attente FPU serait par ailleurs allongée, passant de 40 à 44 étapes. Ce même document technique fait enfin allusion à d’autres gammes de processeurs, apparaissant comme modèles 30h-3Fh et 40h-4Fh. Hélas, aucune information les concernant n’apparait dans ce document…