Le Cortex A15 d'ARM sera aussi proposé en 20 nm
Cadence Design Systems et ARM viennent d’annoncer que le Cortex A15 était « tape out » sur le 20 nm de TSMC. Rappelons-le, on parle de tape out quand les premiers design ont été envoyés au fondeur, et par extension quand les premières puces de test sortent de l’usine.
Rappelons que le 20 nm de TSMC n’est pas attendu avant plusieurs mois, le 28 nm n’étant pas encore réellement utilisé. On attend les premières puces en 28 nm cette année, avec a priori des GPU mobiles et des SoC ARM.
Pour le Cortex A15, il s’agit de la prochaine génération de CPU de chez ARM. Ce processeur devrait être nettement plus puissant que l’actuel Cortex A9 — on passe de 2,5 MIPS par MHz à environ 3,5 MIPS/MHz — et apporter quelques améliorations comme le support de la virtualisation au niveau matériel ou un bus d’adressage sur 40 bits. Ce dernier va notamment permettre de dépasser 4 GO de RAM, même si le processeur lui-même reste 32 bits.
Le Cortex A15 reste attendu pour 2012 et des versions deux et quatre cores devraient être de la partie. Le premier SoC proposant un Cortex A15 est l’OMAP5 de Texas Instrument, qui va proposer deux cores, une fréquence de plus de 2 GHz et sera gravé en 28 nm.
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j'comprends pas ses chiffres, 45 32 22 nm, ne peuvent-ils pas simplement faire 45 35 25nm ou 40 30 20nm...
pourquoi ses chiffres "aléatoire" ?
C'est pas aléatoire (mdr, méchant de ma part), sa dépend du process de fabrication et (en gros) de la finesse des outils utilisé pour le process soit "viable" mais c'est pas aléatoire du type "tiens les gars [du M-I-T] on va faire un process de gravure qui tombe sur 0 5 ou un nombre paire"!
Par exemple on peut faire du 45 ou du 44nm voire du 40 (je sais plus "sa date" aujourd'hui) mais pas du 43.
Les vielles finesse de gravure c'etait "comme on pouvait" mais par grand pason faisait du 90 (ou 85) puis du 65nm "parce qu'on pouvait"; et si on fait du 45/40 pis 32(34nm pour les mémoires jcrois) pis 28 pis 22, 20nano-m c'est parce que les instruments, les recherches et les usines ne peuvent faire "que" sa parce qu'en fait on a rien "trouvé" pour les autres process (chiffre). J'ai l'impression que sa tombe beaucoup sur des chiffres paires ou demi dizaines mais sa s’arrête là.
PS: jpeux paraitre méchant ou moqueur dans mon explication mais t'inquiète y'a pas de mal c'est vrai qu'au premier abord on peut trouver cette suite de chiffre incompréhensible ^^
Pour faire plus court et peut être compréhensible, les finesses de gravure dépendent des technos employées et des machines.
Moi je balade des wafers de puces de 60nm toute la journée ^^
Si tu veux tu peux venir
d
Je crois que c'est une histoire de division par deux, par exemples :
130nm (.13u)-> 65nm -> 32nm -> 16nm, etc...
de même:
180 nm (.180u)-> 90nm -> 45 nm -> 22nm, etc
En fait, comme il y a de la logique binaire quelque part, un petit décalage d'un bit (dans les réglages ou autres) et on passe à la techno suivante (je ne sais plus où j'ai vu ça...)
IMHO je vois bien racine de 2 en linéaire donc division de la surface par deux à chaque génération. Un peu comme les valeurs de diaphragme en photo:
1
1.4
2
2.8
4
5.6
8
11
16
22
32
etc
90/65=39%
65/45=44%
45/32=41%
32/22=45%
La loi empirique de Moore qui n'est en fait pas une loi mais peu importe, dit en gros que l'on multiplie par deux la densité d'intégration tous les 18mois. Autrement dit que l'on divise par 2 la surface d'un transistor et donc par racine de 2 la longueur de grille.
Or ces fameux chiffre : 90/65/45/40/32/28/22 représente cette longueur de grille du MOSFET.
/sqrt2 /sqrt2 /sqrt2 /sqrt2 /sqrt2 (saut technologique)
90.0 63.6 45.0 31.8 22.5 15.9
/sqrt(sqrt(2)) 75.7 53.5 37.8 26.8 18.9 13.4
(shrink optique)
En arrodissant à la grosse on retrouve les technos.
Cette loi de Moore est d'avantage un objectif technique que toute l'industrie se force à tenir pour rester compétitif qu'une réalité.
http://en.wikipedia.org/wiki/Die_shrink#Half-shrink
En anglais mais ça explique le demi-noeud (die shrink)
et tout ça pour une consommation electrique de combien ?
trop...