AMD et IBM lancent une suite au SOI et DSL

AMD et IBM connaissent un partenariat qui est pour le moins bénéfique, puisqu’entre autres, il permit à la technologie SOI de voir le jour. Aujourd’hui nous assistons non pas à la naissance, mais à la transposition de ces technologies sur des puces gravées en 65 nm.

SOI

Pour rappel, Silicon On Insulator est une technique qui consiste à placer une couche d'oxyde entre deux couches de silicium afin de réduire les courants de fuites. Cela permet donc une augmentation de la vitesse des transistors, tout en gardant une consommation électrique réduite.

En effet, AMD et IBM ont compris qu’aujourd’hui, simplement accroître la finesse de gravure d’un processeur ne suffit plus pour augmenter ses performances. Nous sommes arrivés à un stade où il est aussi nécessaire de travailler sur le déplacement du courant au sein des transistors.

Le DSL (Dual Stress Liner)

Les deux firmes ont annoncé avoir mis au point, en plus du Dual Stress Liner, deux techniques permettant d'améliorer l'efficacité du strained silicon :

• le "stress memorization technology" pour les NMOS, qui permet de contraindre le silicium grâce à un effet de recrystalisation de la source et du drain,
  
• l'ajout d'une fine couche de germanium sur la source et le drain des PMOS (technique similaire à celle utilisée par Intel).
  

Combiné aux SOI et DSL, l'ajout de ces techniques devrait apporter, selon AMD un gain de performance de l’ordre de 20%. Le fondeur de Sunnyvale devrait commencer à produire des puces utilisant ces quatre technologies d’ici le deuxième trimestre de l’année prochaine.

Pour rappel, AMD et IBM ont renouvelé récemment leur partenariat qui s’étend jusqu’en 2011.