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Intel va-t-il utiliser trois canaux pour la mémoire ?
Source: X-bit – Mots-clés : Processeur 4 commentaires
Selon une rumeur, le NehalemNom de code des processeurs Intel prévus pour l’horizon 2008-2009. Ils constituent une refonte majeure de l’architecture x86 Intel et devraient prendr... (un des prochains CPULe CPU, encore appelé processeur, est l’acronmye de « Central processing unit », en anglais. Ont pourrait traduire ce terme par unité centrale de trai... IntelIntel est le premier fabricant mondial de microprocesseurs pour ordinateurs. Le terme Intel est issu de la contraction de « Integrated Electronics »)....) pourrait utiliser de la mémoire sur trois canaux. Le Nehalem va remplacer le FSBFront Side Bus. Bus sur la carte mère qui assure les échanges entre le processeur et la mémoire vive.
La vitesse du FSB est un des éléments déterminan... classique par un bus point à point assez similaire à l’HyperTransportTechnologie de bus rapide unifié sur la carte mère, développée à l’initiative d’AMD pour ses utilisations sur PC.
HyperTransport est une architecture ... d’AMDAMD est l’acronyme de « Advanced Micro Devices, Inc. ». Il s’agit d’un fabricant de semi-conducteurs basé à Sunnyvale en Californie. La réputation du..., le CSI, ce qui permet une flexibilité plus grande dans l’organisation interne.
De la DDR3 sur trois canaux
Avec de la DDR3Troisième génération de mémoire DDR (Double Data Rate), apparue en 2007. La mémoire DDR (nom complet : DDR SDRAM) a pour particularité par rapport à d...-1600 sur 3 canaux, Intel pourrait offrir plus de 38 Go/s de bande passante à son processeur. Ce débit pourrait par exemple être utilisé pour un contrôleur graphique intégré dans la puce, c’est une des possibilités qui circulent dans les rumeurs. Plus intéressant, on ne sait pas si le Nehalem va intégrer le contrôleur mémoire directement dans le processeur, et trois possibilités existent : la classique, un chipsetEnsemble de puces électroniques destinées à remplir des fonctions essentielles sur une carte-mère. Il s’agit généralement de deux puces étroitement as... externe sert de contrôleur mémoire (relié en CSI), une améliorée où le contrôleur est externe mais intégré dans le package (comme certains CPU AMD) et enfin l’intégration directe du contrôleur dans le CPU (comme AMD avec le K8). On a le temps de voir venir, le Nehalem est prévu pour 2009 selon les roadmaps, avec une finesse de gravuer de 45 nm.
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par le passé nous avont sauté le cap des barrettes d'EDO (et encore je ne parle pas d'avant, j'était pas né) avec un bus 32bits pour de la SDR avec un bus 64 bits et depuis ce dernier n'a pas évolué avec le temps et les technologies (corrigez moi si je me trompe, ca date pas d'hier). seul le dual channal a permis de passer à 128bits (comme le double EDO à l'époque pour obtenir 64bits). il serait temps de franchir le cap et de passer sur des bus plus large un peu comme sur les cartes graphique. je pense que ça coutera moin d'argent que de chercher à gagner en vitesse tout en sacrifiant les latences (quand on voit des latences de 9-9-9-24 sur la DDR3, ça fait peur).
- utilisation du dualchannel pour le CPU
- technologie EMT64 inspirée à 95% de la technologie AMD64 sorti en 1er sur A64
- controleur mémoire intégré au CPU
- hypertransport sorti en 1er sur opteron
- le NXbit sorti en 1er sur A64 ou opteron je ne sais plus
- ... et surement d'autres...merci AMD
AMD n'a fait qu'intégrer, au fur et à mesure, les technos d'Intel dans ses processeurs. Les instructions MMX, SSE, SSE2, etc. c'est pas AMD qui les a inventé
Intel et AMD c'est du 69 permanent, hein