Intel et son nouveau transistor à 3 grilles
Intel vient de faire la démonstration de nouveaux transistors CMOS à 3 grilles dont la singularité et d’utiliser à la fois des diélectriques de grilles high-k, des électrodes de grille métallique, et le strained silicon.
En effet, Intel avait pour rappel déjà annoncé le premier transistor à 3 grilles en septembre 2002. Puis, le géant à ensuite expérimenté les 3 éléments améliorés séparément, avant d’annoncer aujourd’hui leur réunification et leur intégration. Le but ? Réduire la consommation des transistors, à la fois en diminuant les courants de fuite mais également les besoins en courant dynamique.
Géométrie : se rapprocher d’une grille circulaire
La première amélioration du transistor à 3 grilles sur le transistor planaire traditionnel réside dans sa géométrie : le transport du courant dans une fine couche supérieur est en effet problématique dans la mesure où il favorise les courants de fuite vers le substrat lorsque le transistor est en position fermé.
Ce problème est de plus en plus critique avec la réduction de la taille de la grille (à chaque amélioration de la finesse de gravure donc). A l’inverse, un transistor idéal disposerait d’une grille entourant complètement le canal source-drain à la manière d’une gaine :
Sans arriver jusque là, le transistor à 3 grilles améliore la situation en entourant, comme son nom l’indique, 3 des 4 côtés du canal, via une grille par côté. Gain : moins de courants de fuite.
La photo de ce transistor est encore plus parlante et permet très nettement de voir les 3 côtés couverts.
Optimiser davantage : High-k et strained silicon
Comme cette géométrie seule n’est pas suffisante afin de réduire la consommation, Intel utilise des diélectriques high-k au niveau de l’isolant de grille, ainsi que des grilles métalliques au lieu de polysilicium (gains : fréquences plus élevées et moins d’énergie gaspillée). L’addition de strained silicon (étirement des atomes de silicium sur les transistors NMOS et resserrement dans le cas des transistors PMOS) permet enfin de gagner en mobilité et donc en performances (gains : diminution de la puissance dynamique et fréquences plus élevées).
Des chiffres
Comme toujours ces améliorations peuvent être utilisées soit dans le sens d’une consommation plus faible, ou de fréquences plus élevées : comparé aux transistors 0.065µ d’Intel, ce dernier avance une augmentation de vitesse de 45 % ou une réduction des courants de fuite d’un facteur de 50. A fréquence équivalente, il parle également d’une réduction de la consommation totale de 35 %. Petit bémol toutefois : Intel ne pense pas pouvoir les intégrer avant le passage à une finesse de gravure de 0.032µ au mieux, soit en 2009.
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article vraiment interessant
Même si la perspective de 2009 (soit 2010-2011 dans nos machines) me semble loin c'est vraiment cool . Peut être que la barre des 4ghz va considérablement tomber
si c'est le cas, j'attends de voir la riposte d'AMD
Je plussoie, il est vraiment très bien fait cet article
Petite correction : en francais, "gate" se dit "grille" et pas "porte", quand on parle de transistors
grille ou base mais pas porte.
Strained silicon, c'est silicium contraint.
Caabale > Yep pardon.
Cyrano > Certes mais là on a beaucoup plus l'habitude de parler en français de Strained silicon, l'expression a été utilisée telle qu'elle à l'origine donc je préfères continuer à l'utiliser pour ne pas embrouiller inutilement l'esprit...
ouai peut etre mais bon un novice ne fera pas la différence
c'est sur que ca se voit quand on a étudié les transistors.
sinon je me demande juste comment ils peuvent dire que ca fait des transistors à 3 grilles alors que ce n'est qu'une grille mais qui entoure 3 coté de la partie échange drain-source.
j'aurais aimé savoir les temps de basculement de tel transistor. Si tu avais quelques caractéristiques techniques
Je cherches des infos complémentaires la dessus (et aussi chez AMD histoire de pouvoir comparer), mais pour l'instant rien.
Oui le terme "3 grilles" est abusif, il n'y en a qu'une seule, seule sa forme change. Ca fait mieux pour les marketeux : 3 grilles donc vous surferez sur Internet 3 fois plus vite
Sci finder, il y a que ca de vrai
Attention, c'est du technique et peut-etre hors sujet, j'ai vaguement lu.
http://hfr.parois.net/presencepc.pdf
En général la grille est définit par sa surface de contact. Il y a 3 surfaces, donc trois grilles.
Je crois surtout que c'est pour faire echo au système à double grilles qui existent depuis longtemps. (en gros 2 barres qui coupe le canal entre le drain et la source)
Strained silicon, c'est silicium contraint.
Base, c'est pour les transistors bipolaires, pas pour les transistors MOS
Sinon, la diminution de la consommation est permise par les dielectriques high-k, parce que les 3 grilles auraient tendance a la faire augmenter (+ de surface de grille = + de courant de commutation et + de fuites).
Et je plussoie, bon article
caabale ingénieur électronicien ?
me semble pas qu'on apprenne ca en baytayhaysse
Tu le saurais si tu y étais allé !
j'y suis allé
et j'en suis revenu
et j'y retournerais plus
C'est une évo des FinFET (double grille par symétrie) et d'ailleurs Intel avait déjà présenté son Trigate il y a au moins 2 ans
Caabale> +oo
GDS et CBE
Pas compris.
caabale ingénieur électronicien ?
me semble pas qu'on apprenne ca en baytayhaysse
Oui, d'ailleurs, tout ce que j'ai dit, c'est de memoire, parce que maintenant, je fais du numerique, et je touche pas aux transistors
Oui, d'ailleurs, tout ce que j'ai dit, c'est de memoire, parce que maintenant, je fais du numerique, et je touche pas aux transistors
souviens toi ces passionants sense amplifiers en techno SOI
n'empêche va bientôt falloir sortir des softs EDA qui gèrent la 3D![[:matleflou]](http://img.infos-du-net.com/forum/images/perso/matleflou.gif)
Grille Drain Source
Base Collecteur Emetteur
Sinon, la diminution de la consommation est permise par les dielectriques high-k, parce que les 3 grilles auraient tendance a la faire augmenter (+ de surface de grille = + de courant de commutation et + de fuites).
Et je plussoie, bon article
pas uniquement par le high-k, le fait d'entourer le canal fait que le courant est mieux "contenu".
n'empêche du 3-gates sur SOI ca doit bien roxer, parce que le SiO2 evite que le courant se barre dans le bulk et que les deux faces laterales de la grille "retiennent" prisonnier lateralement le courant.
ca serait d'ailleurs interessant que SOITEC soient capable d'utiliser ce même dielectriques high-k pour la couche d'isolation du SOI, plutôt que du SiO2
Mais niveau process ca doit être bcp plus chaud quand même
Oué, binome !
Va falloir des X900XT ? Sinon, vous gerer deja la 3D, pour l'extraction de parasitics, non ?
Grille Drain Source
Base Collecteur Emetteur
Ah d'accord, c'etait ca, les abbreviations
n'empêche du 3-gates sur SOI ca doit bien roxer, parce que le SiO2 evite que le courant se barre dans le bulk et que les deux faces laterales de la grille "retiennent" prisonnier lateralement le courant.
ca serait d'ailleurs interessant que SOITEC soient capable d'utiliser ce même dielectriques high-k pour la couche d'isolation du SOI, plutôt que du SiO2
Mais niveau process ca doit être bcp plus chaud quand même
Mmh, ah ouais, pas con, en fait...
Va falloir des X900XT ? Sinon, vous gerer deja la 3D, pour l'extraction de parasitics, non ?
chépa
mais virtuoso il gère pas la 3D en tout cas
Connais pas. On utilise des outils de qualité, nous
2009 ?, trés-haute-fréquences ?, alors ce sera le retour triomphant du "netburst" long-pipes, l'aprés Threading-hardware, ^^
Cela n'existe pas déjà les sandwich Si,SiO2, low µ, Poly Si ?
Parece que virer le SiO2 tu va avoir des gros soucis. En gros, c'est toutes la supérioté du silicium par rapport au autre techno pour faire du cmos.
ba ils arrivent bien à foutre du high k entre le drain/source et la grille
Parece que virer le SiO2 tu va avoir des gros soucis. En gros, c'est toutes la supérioté du silicium par rapport au autre techno pour faire du cmos.
C'est aussi que le silicium, c'est du sable, et que le sable, y en a beaucoup. Contrairement aux autre semi-conducteurs (style si tu voulais remplacer toutes les puces silicium du monde par de l'AsGa, bin, y aurait pas assez d'arsenic ou gallium)
non, ce n'est pas un problème de prix. C'est avant tout un problème téchnologique. Il n'existe aucun autre matériau avec lequel il est possible de faire des transistors CMOS.
Le principe de la grille est d'injecter des charges au dessus, sans qu'elle puisse passer (comme dans le bipolair). C'est possible grace à la couche d'isolant mais aussi parce que l'interface bulk/isolant est super clean. Car l'isolant est du SiO2 qui croit sur le Si, dans tous les autres cas, il faut déposer l'isolant sur l'AsGa, l'InP ou autre. Et dans ce cas, il existe toujours des défauts qui piège les charges et qui fait que cela marche mal (fuite de courant, etc...)
ba oui mais sur du trigate, c'est pas du SiO2 justement.
D'ailleurs si tu regardes le transistor, l'ensemble drain/source "sort" du substrat Si, et j'ai pas la moindre idee de comment ils arrivent a faire croitre ca
ils creusent autour. ET sinon je parie qu'avant le high-k il laisse du SiO²