Du 65nm chez UMC et TSMC
United Microelectronics Corporation (UMC) vient de présenter lors du SemiTech de Taipei un wafer de 300mm indiqué comme utilisant 11 couches de cuivre et gravé en 65nm. Le fondeur taïwanais précise avoir utilisé la technologie triple-gate oxide (TGO). De son côté TSMC, principal concurrent d'UMC, a également présenté lors du même SemiTech un wafer de 300mm en 65nm.
Une telle finesse de gravure associée à l'utilisation de wafers plus grands devrait en théorie permettre une baisse des coûts de production (en plaçant plus de puces sur une même surface de silicium) ainsi qu'une diminution du dégagement thermique, et par conséquent une augmentation possible des fréquences de fonctionnement. Il faudra bien entendu attendre pour vérifier si en pratique les deux fondeurs parviennent à maitriser à grande échelle ce type de process...
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Juste pour info, le dégagement thermique n'est pas responsable de la limitation en fréquence dans toutes les industries. Dans certaines industries, on atteint tout simplement la limite de la technologie (délai de propagation max).
J'ai volontairement omis de parler des différents problèmes qu'engendre une finesse de gravure plus élevée, comme les courants de fuite par exemple
j'ai toujours estimé que ces deux fondeurs proposeraient le .65 début-mi 2007. Ils ont l'air un peu un avance, et c'est une excellente nouvelle.
et pour une fois je ne fuis pas en courant... ^_^