Une petite startup du nom de Stretch vient d'annoncer son nouveau concept de CPU, le S5000. Celui-ci aurait la particularité d'intégrer une logique programmable dans le moteur, et ainsi de modifier à la volée le jeu d’instructions qu’il supporte. <br /> <br />Concrètement, les CPU de la famille S5000 se présentent comme l'association d'un processeur RISC (jeu d'instruction réduit - le CPU ne peut réaliser que des opérations simples, à l'instar des processeurs grand public actuels) avec un ISEF (<b>I</b>nstruction <b>S</b>et <b>E</b>xtension <b>F</b>abric). L'ISEF est donc un chemin de données basé sur la logique programmable Stretch, et est configurable de manière logicielle. En clair, l'ISEF permet donc d'étendre le jeu d'instructions du processeur, et de définir les nouvelles instructions en utilisant du code C/C++ (langage de programmation dit 'de haut niveau', de par l'abstraction qu'il offre par rapport aux spécificités du processeur). <br /> <br /><div align="center"><img src="http://www.presence-pc.com/images/stretch.jpg" border="0" alt="" /></div> <br />Ainsi, le S5000 se donne pour but de délivrer des performances et une différenciation possible similaire à celles des FPGA et autres ASIC, sans le processus de design complexe (simplicité d'utilisation du C/C++). De ce fait, l'ISEF est capable d'exécuter en une seule instruction ce qui aurait pris plusieurs instructions (donc cycles) sur l'unité arithmétique et logique (ALU) d'un CPU RISC traditionnel. L'ISEF est par exemple capable d'exécuter des instructions comme le redimensionnement de l'image, ou l'algorithme TripleDES (qui applique par trois fois l'algorithme de cryptage DES sur des données). <br /> <br />Pour rentrer dans les considérations d'ordre physique, ces CPU seront cadencés de 250 MHz à 300 MHz. Ils peuvent traiter des instructions 16 bits et 24 bits, et intègrent l'unité arithmétique et logique (ALU), l'unité de virgule flottante (FPU) et l'unité de gestion de la mémoire (MMU avec Translation Look-aside Buffer). Ils intègrent également le contrôleur de mémoire (DDR 333 ou 400 MHz), 64 Ko de cache (32 Ko D-cache + 32 Ko I-cache) ainsi que 256 Ko de SRAM. La disponibilité s'échelonne de juillet à novembre, et la cible reste des secteurs bien particuliers comme l'équipement médical ou le matériel militaire. Le prix variera de 35 $ à 100 $. <br /> <br /><div align="center"><img src="http://www.presence-pc.com/images/stretch2.jpg" border="0" alt="" /></div> <br /><ul><li><a href="http://www.presence-pc.com/links1.php?url=aHR0cDovL3d3dy5zdHJldGNoaW5jLmNvbS9maWxlcy9TVFIxMzBfMi5wZGY-&source=300404" target="_blank" onclick="xt_clic('S','http://www.stretchinc.com/files/STR130_2.pdf' )">Consulter le .pdf de présentation</a></li>
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Juste : le des cest pas de la compression mais du chiffrement

De loin cela ressemble a un CPU accole a une tuile de logique programmable.
 
Faut voir si ce genre de produit arrive a se trouver une place dans le marche entre les solutions FPGA + processeur (en hard ou soft) ou FPGA + DSP.

L'intérêt de cette news serait de savoir si c'est un nouveau CPU pour grand public, moins cher, plus efficace, "à géométrie variable" pour s'adapter aux applications, consommant très peu, peu polluant mais apparemment c'est réservé à une niche et il ne remplit pas toutes ces conditions.
 
Le cpu dont je parle n'est pas encore né : un mix de K8+P4+Tansmeta+Via
  et ce ne serait pas encore ça.

ca fait quand même pas mal penser au Crusoe ce proc

 
Exactement    
A la limite un peu plus souple encore...

Aucun rapport. Le crusoe fonctionne sur le principe d'un traducteur de VLIW

Concretement est-ce qu'avec ce genre de CPU, si ca venait a se democratiser, peut-on imaginer charger des profiles genre
prifile jeux 3D pour optimiser son PC quand on joue a unseu type FPS ?
chargement profil PAO si on veut faire de la PAO, etc...
Ce serait l'idéal, sachant que les PC grands publics sont voué a être polyvalents

 
C'est justement le Code Morphing que j'ai l'impression de retrouver ici, mais à un niveau encore plus haut que sur les Crusoe (plus loin du language machine j'entends).

non, les optimisations sont spécifiques à un seul programme, pour peu qu'il aie été compilé avec les bonnes options. Et puis, il faut voir quand ca montre en puissance face aux processeurs x86

Le code morphing ne permet pas d'accélérer le traitement des instructions (sauf légères optimisations), il sert à reprogrammer le processeur pour simuler un autre type de processeur.

 
[Après être parfaitement reveillé]
Je viens de me rendre compte que l'on a du RISC d'un coté et du VLSI de l'autre
 
Mais je vois toujours pas la différence entre l'ISEF et le CMS au niveau du concept, mis à part ce que j'ai dis plus haut  
 
"The Code Morphing software is fundamentally a dynamic translation system, a program that compiles
instructions for one instruction set architecture into instructions for
another ISA."
 
"il sert à reprogrammer le processeur pour simuler un autre type de processeur", c'est exactement ce que fait le Crusoe non, il émule un processeur x86 virtuel : translation d'instructions x86, mise en cache, filtrage et prédiction de branchement.
 
La seule différence que je vois, comme je l'ai déjà dis, c'est le niveau du langage, plus haut en ce qui concerne l'ISEF.

http://www.transmeta.com/pdfs/pape [...] 9jan00.pdf pour plus d'info sur le CMS

c'est pas des cisc les processeurs actuels ? (du moins les x86)

cisc sur pc ... risc sur mac ...

pour être précis tous les processeurs grand publics actuels ont un core RISC, ensuite sur PC il y a une couche x86 pour garder la compatibilité. (corrigez moi si je dis des conneries )

c bien ca

+1 depuis le P6 et le K6

P6 = Pentium2

au temps pour moi