TLB

Depuis de nombreuses années maintenant les processeurs ne travaillent plus avec les adresses mémoire physiques mais avec des adresses virtuelles. Cette technique permet notamment d’allouer à un programme plus de mémoire qu’un ordinateur n’en dispose en réalité en ne stockant en mémoire physique que les données nécessaires à un instant donné, le reste résidant sur le disque. Lors d’un accès mémoire il faut donc effectuer une traduction entre adresse virtuelle et adresse physique, pour y parvenir on utilise une énorme table qui se charge de faire les correspondances. Le problème est que cette table est tellement importante qu’elle ne peut être stockée sur la puce, elle est donc placée en mémoire principale et peut même être paginée (une partie de la table peut ne pas être présente en mémoire).

Cette étape de traduction si elle devait être opérée à chaque accès mémoire les rendrait beaucoup trop lents, par conséquent les ingénieurs se sont reposés à nouveau sur le principe de localité en ajoutant une petite mémoire cache directement sur le processeur qui stocke les correspondances de quelques adresses accédées récemment. Cette mémoire cache est appelée tampon de traduction anticipée ou Translation Look-aside Buffer (TLB) en anglais. Intel a revu entièrement le fonctionnement de son TLB dans sa nouvelle architecture. Jusqu’à présent le Core 2 reposait sur un premier niveau de TLB de données extrêmement petit (16 entrées) mais aussi très rapide et uniquement dédié aux chargements, et sur un second niveau plus important (256 entrées) qui se chargeait des chargements si ceux-ci avaient échoués dans le TLB de premier niveau et des rangements.

Le Nehalem offre désormais deux véritables niveaux de TLB : le premier niveau de TLB est partagé entre données et instructions. Le TLB de données de niveau 1 stocke désormais 64 entrées dans le cas de petites pages (4K) ou 32 dans le cas de grandes pages (2M/4M) alors que le TLB d’instructions de niveau 1 stocke pour sa part 128 entrées pour les petites pages (inchangé depuis le Core 2) et 7 pour les grandes pages. Le second niveau est quand à lui unifié et peut stocker jusqu’à 512 entrées et ne fonctionne qu’avec des petites pages. L’objectif de cette amélioration est d’augmenter les performances des applications utilisant de grands jeux de données, tout comme avec l’introduction du prédicteur de branchement à deux niveaux on retrouve donc l’orientation serveur de cette architecture.

Revenons un instant sur le SMT vu qu’il impacte aussi les TLB. Ainsi le TLB de données de niveau 1 et le TLB de niveau 2 sont partagés dynamiquement entre les deux threads. A l’inverse le TLB d’instructions de niveau 1 est partagé statiquement pour les petites pages alors que celui dédié aux grandes pages est entièrement répliqué ce qui s’explique vu sa petite taille (on retrouve donc 7 entrées par thread).