Accès mémoires, prefetchers

Les accès mémoires de l’architecture Core étaient soumis à plusieurs restrictions en termes de performances : le processeur était optimisé pour accéder à des adresses mémoires alignées sur des frontières de 64 octets, la taille d’une ligne du cache. Non seulement l’accès à des données non alignées était peu performant, mais la simple exécution d’une instruction de chargement ou de rangement non aligné était plus coûteuse que celle de la version alignée et ce quelle que soit l’alignement réel des données en mémoire. La raison est que ces instructions généraient plusieurs µops au niveau des décodeurs ce qui diminuait le débit de ce type d’instructions, les compilateurs évitaient donc de générer ce type d’instructions en les substituant par des séries d’instructions moins coûteuses.

Ainsi les lectures mémoires qui étaient à cheval sur deux lignes du cache avaient une pénalité d’environ 12 cycles contre 10 pour les écritures dans le même cas de figure. Les ingénieurs d’Intel ont optimisé ces accès pour les rendre plus rapides : tout d’abord il n’y a plus aucune pénalité à utiliser les versions non alignées des instructions de chargement/rangement dans le cas où les données sont alignées en mémoire, ensuite dans le cas contraire Intel a optimisé ces accès pour diminuer l’impact sur les performances comparé à son architecture précédente.

Des prefetchers plus efficaces

Avec son architecture Conroe Intel était particulièrement fiers de ses prefetchers matériels. Pour rappel le prefetch est un mécanisme consistant à observer les schémas d’accès à la mémoire et, en fonction de ces résultats, à essayer d’anticiper les données qui seront nécessaires plusieurs cycles en avance. L’objectif est de les ramener dans le cache où elles seront accessibles plus rapidement par le processeur tout en essayant de maximiser l’utilisation de la bande passante en l’utilisant lorsque le processeur n’en a pas besoin.

Cette technique offrait des résultats remarquables dans la plupart des applications personnelles, pourtant dans le monde serveur le résultat était souvent une perte de performance. Les raisons de cette inefficacité sont multiples. Tout d’abord les accès mémoires des applications serveurs sont souvent moins faciles à prévoir : ceux d’une base de données par exemple ne sont pas linéaires, lorsqu’une donnée est accédée en mémoire les données suivantes seront moins fréquemment nécessaires ce qui limite l’efficacité des prefetchers. Mais le problème principal venait surtout de la bande passante mémoire dans les configurations multi-socket. Comme nous l’avons vu dans ce cas il y avait déjà un goulot d’étranglement entre les processeurs, mais en plus de ça les prefetchers ajoutaient une pression supplémentaire à ce niveau : lorsqu’un microprocesseur n’accédait pas à la mémoire, les prefetchers se déclenchaient afin d’utiliser la bande passante qu’ils supposaient disponible. Ils n’avaient aucun moyen de savoir qu’à ce moment l’autre processeur pouvait avoir besoin de la bande passante ! Les prefetchers pouvaient donc priver un processeur d’une bande passante qui était déjà une denrée rare dans ce genre de configurations. Pour résoudre le problème Intel n’avait rien de mieux à proposer que de désactiver les prefetchers dans ces situations, autant dire que ce n’était pas vraiment une solution satisfaisante.

Intel affirme avoir résolu le problème mais ne détaille pas le fonctionnement de ses nouveaux algorithmes de prefetch, on apprendra juste qu’il ne sera plus nécessaire de les désactiver dans les configurations serveurs. Dans tous les cas même si Intel n’a rien modifié le simple gain dû à la nouvelle organisation mémoire et à la bande passante plus importante qui en découle devrait limiter l’impact négatif des prefetchers.