Conclusion
Le Conroe avait posé des bases solides, le Nehalem les étend : on retrouve la même architecture particulièrement efficace mais désormais beaucoup plus modulaire et extensible ce qui devrait garantir son succès dans les différents marchés. Soyons clairs le Nehalem ne révolutionne pas l’architecture Core, en revanche il révolutionne la plate-forme d’Intel qui revient désormais au niveau de celle de son concurrent en terme de design mais qui la surpasse en terme d’implémentation.
Vu toutes les améliorations apportées à ce niveau (contrôleur mémoire intégré, QPI) il n’est pas étonnant que les modifications du cœur d’exécution soient restées incrémentales. On peut toutefois noter le retour de l’Hyperthreading et diverses petites optimisations qui devraient garantir un gain de performance notable par rapport au Penryn à fréquence égale même s’il est évident que la plupart des gains seront observés dans les situations où la mémoire constituait le principal goulot d’étranglement. A la lecture de notre article vous aurez sans doute constaté que c’est sur ce point qu’ont porté la plupart des attentions des ingénieurs. Outre le contrôleur mémoire intégré qui offrira sans doute les gains les plus importants au niveau des accès mémoire, on trouve tout un tas d’autres améliorations plus ou moins importantes comme la toute nouvelle hiérarchie de cache, de TLB, les accès mémoires non alignés ou encore les prefetchers.
Après tant de considérations théoriques, il ne nous restera plus désormais qu’à vérifier dans des applications pratiques si les gains sont à la hauteur des attentes placées dans cette nouvelle architecture. Rendez vous donc pour cela dans de prochains articles !
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Et la tu prend un dolipran.
Article très complet qui rejoins bien l'article d'Hardware.fr
Je suis pressé de le voir en fonctionnement
Merci!
Après plus de dix ans à vouloir faire mieux que les autres avec une architecture "innovante", Intel revient aux conclusions des ingénieurs de Digital Equipment Corporation : plutôt amusant...
Et la tu prend un dolipran. Article très complet qui rejoins bien l'article d'Hardware.frJe suis pressé de le voir en fonctionnement Merci!
C'est rare mais personnellement, je suis pressé d'acheter
Grosso merdo, c'est le meme nombre que les bits egaux a 1, quoi
En binaire, oui !!
"tout d’abord le buffer est désormais plus important puisqu’il peut stocker 28 instructions"
Ce ne sont pas des instructions mais des µops. De plus, est-ce vraiment sûr qu'un buffer de 28 *ops soit plus gros qu'un buffer de 18 instructions ?
Je me doute que ça doit dépendre des instructions, mais en moyenne ça donnerait quoi ?
Grosso merdo, c'est le meme nombre que les bits egaux a 1, quoi
Oui dans le cas du binaire, mais disons que POPCNT est une version un peu spécifique du poids de Hamming qui recherche dans une chaîne, le nombre de symboles différents du 0 de l'alphabet utilisé. Donc j'ai gardé la définition générique
"tout d’abord le buffer est désormais plus important puisqu’il peut stocker 28 instructions"Ce ne sont pas des instructions mais des µops. De plus, est-ce vraiment sûr qu'un buffer de 28 *ops soit plus gros qu'un buffer de 18 instructions ?Je me doute que ça doit dépendre des instructions, mais en moyenne ça donnerait quoi ?
Tout à fait c'est une bonne remarque, je le précise un peu plus loin ("Le Loop Stream Detector du Nehalem ne stocke donc plus des instructions x86, mais des µop.") et je voulais souligner qu'effectivement le gain pratique était plus faible que ce qu'il semblait au premier abord mais c'était difficile à évaluer.
La grosse majorité des instructions x86 ne génèrent qu'une seule µop c'est la raison pour laquelle il y a 3 décodeurs simples qui ne peuvent traiter que ces instructions contre un seul pour les instructions générant de 2 à 4µop. Comme tu le notes le rapport instruction x86 / µop dépend fortement de l'application, la moyenne qui circule est de 1.36 µop générées par instruction x86. Dans ce cas le buffer est en fait à peine plus grand que celui du Core 2 duo (~20.6 instructions). Cependant ces chiffres sont assez anciens et datent du Pentium III, depuis il y a eu pas mal de progrès en la matière que ça soit au niveau des instructions SSE qui génèrent moins de µops, ou de la fusion (micro et macro) donc le rapport a du baisser. Je pense qu'on peut considérer que ce buffer est l'équivalent d'un buffer x86 de 22 instructions à la louche mais c'est qu'une grossière estimation.
Et vue qu'en plus on évite l'étape de décodage, c'est effectivement tout benef
Moi, ça me rappelle le P4 cette histoire ...
Plus de puissance, plus de puissance, plus de puissance ... Au détriment de la vitesse.
Désolé