Nehalem, une vue d’ensemble
Difficile de parler de vue d’ensemble pour une architecture comme Nehalem dont tout le principe repose sur la modularité. Les ingénieurs d’Intel ont ainsi souhaité concevoir un ensemble de blocs de construction, des briques de base assemblables tels des Legos pour créer les différentes déclinaisons de l’architecture.
Il est toutefois possible de parler du fleuron de la nouvelle architecture, la version très haut de gamme qui équipera les serveurs et les stations de travail hautes performances. Au premier abord la description fait invariablement penser à l’architecture Barcelona (K10) d’AMD : quad core natif, 3 niveaux de cache, un contrôleur mémoire intégré et un système d’interconnexions point-à-point à très hautes performances pour communiquer avec les périphériques et d’autres CPU dans des configurations multi processeurs. Ceci prouve bien que les choix technologiques d’AMD n’étaient pas mauvais en soit, c’est juste l’implémentation qui en a été faîte qui ne s’est pas avéré suffisamment compétitive.
Mais Intel ne s’est pas contenté de reprendre son architecture en s’inspirant des innovations de son concurrent : avec un budget de plus de 700 millions de transistors (731 précisément) les ingénieurs ont pu se permettre d’améliorer largement certaines caractéristiques du cœur d’exécution tout en ajoutant de nouvelles fonctionnalités. C’est ainsi que le simultaneous multi-threading (SMT) déjà apparu avec le Pentium 4 Northwood sous le nom d’Hyper Threading signe son grand retour. Associé aux 4 cœurs physiques, certaines versions de Nehalem incorporant deux die sur un même package seront donc capables d’exécuter simultanément jusqu’à 16 threads ! Comme nous le verrons plus loin cette modification qui semble simple au premier abord a un large impact à plusieurs niveaux du pipeline, il faut redimensionner de nombreux buffers pour éviter que ce mode de fonctionnement n’altère les performances.
Comme à chaque nouvelle architecture depuis plusieurs années maintenant, Intel ajoute également de nouvelles instructions SSE. Le Nehalem supporte ainsi les instructions SSE4.2, certaines reprenant des fonctionnalités introduites par AMD avec son architecture Barcelona. Maintenant que les grandes lignes de la nouvelle architecture ont été posées, il est temps de nous plonger plus précisément dans les détails en commençant par nous attarder sur le front-end du pipeline, la partie qui se charge de lire les instructions dans la mémoire et de les préparer pour leur exécution.
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Et la tu prend un dolipran.
Article très complet qui rejoins bien l'article d'Hardware.fr
Je suis pressé de le voir en fonctionnement
Merci!
Après plus de dix ans à vouloir faire mieux que les autres avec une architecture "innovante", Intel revient aux conclusions des ingénieurs de Digital Equipment Corporation : plutôt amusant...
Et la tu prend un dolipran. Article très complet qui rejoins bien l'article d'Hardware.frJe suis pressé de le voir en fonctionnement Merci!
C'est rare mais personnellement, je suis pressé d'acheter
Grosso merdo, c'est le meme nombre que les bits egaux a 1, quoi
En binaire, oui !!
"tout d’abord le buffer est désormais plus important puisqu’il peut stocker 28 instructions"
Ce ne sont pas des instructions mais des µops. De plus, est-ce vraiment sûr qu'un buffer de 28 *ops soit plus gros qu'un buffer de 18 instructions ?
Je me doute que ça doit dépendre des instructions, mais en moyenne ça donnerait quoi ?
Grosso merdo, c'est le meme nombre que les bits egaux a 1, quoi
Oui dans le cas du binaire, mais disons que POPCNT est une version un peu spécifique du poids de Hamming qui recherche dans une chaîne, le nombre de symboles différents du 0 de l'alphabet utilisé. Donc j'ai gardé la définition générique
"tout d’abord le buffer est désormais plus important puisqu’il peut stocker 28 instructions"Ce ne sont pas des instructions mais des µops. De plus, est-ce vraiment sûr qu'un buffer de 28 *ops soit plus gros qu'un buffer de 18 instructions ?Je me doute que ça doit dépendre des instructions, mais en moyenne ça donnerait quoi ?
Tout à fait c'est une bonne remarque, je le précise un peu plus loin ("Le Loop Stream Detector du Nehalem ne stocke donc plus des instructions x86, mais des µop.") et je voulais souligner qu'effectivement le gain pratique était plus faible que ce qu'il semblait au premier abord mais c'était difficile à évaluer.
La grosse majorité des instructions x86 ne génèrent qu'une seule µop c'est la raison pour laquelle il y a 3 décodeurs simples qui ne peuvent traiter que ces instructions contre un seul pour les instructions générant de 2 à 4µop. Comme tu le notes le rapport instruction x86 / µop dépend fortement de l'application, la moyenne qui circule est de 1.36 µop générées par instruction x86. Dans ce cas le buffer est en fait à peine plus grand que celui du Core 2 duo (~20.6 instructions). Cependant ces chiffres sont assez anciens et datent du Pentium III, depuis il y a eu pas mal de progrès en la matière que ça soit au niveau des instructions SSE qui génèrent moins de µops, ou de la fusion (micro et macro) donc le rapport a du baisser. Je pense qu'on peut considérer que ce buffer est l'équivalent d'un buffer x86 de 22 instructions à la louche mais c'est qu'une grossière estimation.
Et vue qu'en plus on évite l'étape de décodage, c'est effectivement tout benef
Moi, ça me rappelle le P4 cette histoire ...
Plus de puissance, plus de puissance, plus de puissance ... Au détriment de la vitesse.
Désolé