Sous système mémoire
Un contrôleur mémoire intégré
Intel aura mis le temps à rattraper AMD sur ce point mais comme souvent le géant ne fait pas les choses à moitié. Là où le Barcelona offre deux contrôleurs mémoires 64-bits supportant la DDR2, Intel va proposer sur le fleuron de sa gamme trois contrôleurs mémoires DDR3. Couplé à de la DDR3-1333 le Nehalem offrira ainsi, dans certaines configurations, une bande passante de 32 Go/s. Mais l’avantage d’un contrôleur mémoire intégré ne se mesure pas vraiment à ce niveau, il permet surtout d’abaisser sensiblement la latence d’accès à la mémoire ce qui est tout aussi important à une époque où chaque accès coûte plusieurs centaines de cycles. Si le gain offert par un contrôleur mémoire intégré en termes de latence sera appréciable dans le cadre d’une utilisation desktop, les versions serveurs pour leur part bénéficieront surtout d’une architecture beaucoup plus extensible dans le cadre de configuration multi-socket. Là où la bande passante restait constante lorsqu’on ajoutait des CPU auparavant, désormais chaque nouveau CPU ajouté augmente la bande passante, chaque processeur disposant d’un espace mémoire local.
Evidemment ce n’est pas la solution miracle : on se retrouve alors dans une configuration de type NUMA (Non Uniform Memory Access), ce qui signifie que les accès mémoires peuvent être plus ou moins coûteux en fonction de l’endroit où les données résident. Un accès à la mémoire locale offre évidemment la latence la plus faible et la bande passante la plus importante, à l’inverse un accès à la mémoire distante nécessite de passer par l’intermédiaire du lien QPI ce qui réduira les performances.
L’impact sur les performances est assez difficile à évaluer vu qu’il sera dépendant des applications et du système d’exploitation. Intel indique que la pénalité d’un accès distant est de l’ordre de 70% en termes de latence, la bande passante pouvant être pour sa part jusqu’à deux fois moins importante par rapport à un accès local. Cependant Intel affirme que même dans le cas d’un accès distant via le lien QPI la latence restera plus faible que celle observée sur ses anciens processeurs où le contrôleur mémoire était sur le Northbridge. Ces considérations ne concerneront toutefois que les applications serveurs qui sont déjà conçues depuis bien longtemps avec les spécificités des configurations NUMA à l’esprit.
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Et la tu prend un dolipran.
Article très complet qui rejoins bien l'article d'Hardware.fr
Je suis pressé de le voir en fonctionnement
Merci!
Après plus de dix ans à vouloir faire mieux que les autres avec une architecture "innovante", Intel revient aux conclusions des ingénieurs de Digital Equipment Corporation : plutôt amusant...
Et la tu prend un dolipran. Article très complet qui rejoins bien l'article d'Hardware.frJe suis pressé de le voir en fonctionnement Merci!
C'est rare mais personnellement, je suis pressé d'acheter
Grosso merdo, c'est le meme nombre que les bits egaux a 1, quoi
En binaire, oui !!
"tout d’abord le buffer est désormais plus important puisqu’il peut stocker 28 instructions"
Ce ne sont pas des instructions mais des µops. De plus, est-ce vraiment sûr qu'un buffer de 28 *ops soit plus gros qu'un buffer de 18 instructions ?
Je me doute que ça doit dépendre des instructions, mais en moyenne ça donnerait quoi ?
Grosso merdo, c'est le meme nombre que les bits egaux a 1, quoi
Oui dans le cas du binaire, mais disons que POPCNT est une version un peu spécifique du poids de Hamming qui recherche dans une chaîne, le nombre de symboles différents du 0 de l'alphabet utilisé. Donc j'ai gardé la définition générique
"tout d’abord le buffer est désormais plus important puisqu’il peut stocker 28 instructions"Ce ne sont pas des instructions mais des µops. De plus, est-ce vraiment sûr qu'un buffer de 28 *ops soit plus gros qu'un buffer de 18 instructions ?Je me doute que ça doit dépendre des instructions, mais en moyenne ça donnerait quoi ?
Tout à fait c'est une bonne remarque, je le précise un peu plus loin ("Le Loop Stream Detector du Nehalem ne stocke donc plus des instructions x86, mais des µop.") et je voulais souligner qu'effectivement le gain pratique était plus faible que ce qu'il semblait au premier abord mais c'était difficile à évaluer.
La grosse majorité des instructions x86 ne génèrent qu'une seule µop c'est la raison pour laquelle il y a 3 décodeurs simples qui ne peuvent traiter que ces instructions contre un seul pour les instructions générant de 2 à 4µop. Comme tu le notes le rapport instruction x86 / µop dépend fortement de l'application, la moyenne qui circule est de 1.36 µop générées par instruction x86. Dans ce cas le buffer est en fait à peine plus grand que celui du Core 2 duo (~20.6 instructions). Cependant ces chiffres sont assez anciens et datent du Pentium III, depuis il y a eu pas mal de progrès en la matière que ça soit au niveau des instructions SSE qui génèrent moins de µops, ou de la fusion (micro et macro) donc le rapport a du baisser. Je pense qu'on peut considérer que ce buffer est l'équivalent d'un buffer x86 de 22 instructions à la louche mais c'est qu'une grossière estimation.
Et vue qu'en plus on évite l'étape de décodage, c'est effectivement tout benef
Moi, ça me rappelle le P4 cette histoire ...
Plus de puissance, plus de puissance, plus de puissance ... Au détriment de la vitesse.
Désolé