Le problème de la communication

Si l’accroissement du nombre de cores en lui-même ne pose plus vraiment de problème et se ferra naturellement avec l’amélioration de la finesse de gravure, nous l’avons vu précédemment, un des derniers soucis réside dans la communication entre les processeurs ou entre les cores.

Les systèmes multi-processeurs sont ainsi bridés par une bande passante et une latence limitées entre les processeurs : la puissance de calcul supplémentaire et donc le temps d’exécution gagné est en partie amoindrie par le temps de communication qui se rajoute. Afin de résoudre ce problème, il convient tout d’abord de choisir intelligemment l’architecture d’interconnexion.

Première option actuellement à l’étude chez Intel : la topologie en anneaux. Bien sûr, il y a différentes manières de relier un certain nombre de cores avec des anneaux, mais en restant sur l’exemple d’un processeur à 64 cores, un compromis entre efficacité et longueur de bus nécessaire pour relier tous les cores ressemblerait à ceci :

Deuxième solution : la topologie en grille. Celle-ci a comme inconvénients d’être plus gourmande en terme de longueur de bus et moins efficace, dans le sens où une plus grande partie du bus restera inutilisée, d’où une plus grande consommation électrique, sans parler de la complexité de câblage. En revanche, elle prend de l’intérêt dans le cadre de la communication entre deux cores moyennement ou très éloignés (diminution de la distance à parcourir), du moins en supposant que le passage à une telle complexité n’oblige pas à réduire la largeur du bus par rapport à la précédente topologie, d’où un débit plus faible.

Autre supériorité notable sur la précédente implémentation : la redondance permet des déviations plus faciles et rapides en cas de congestion réseau.

Au niveau de la plateforme maintenant, des innovations doivent également être apportées. Vu la gourmandise d’un tel processeur en bande passante mémoire, il serait évidemment hors de question de devoir repasser par le chipset (northbridge) pour chaque accès, sous peine de saturation totale. En effet, on ne parle plus ici de caches partagés comme sur les Core et Core 2 Duo vu les applications évoquées précédemment. Intel pense carrément ici à rajouter une dimension, c'est-à-dire à passer de la 2D à la 3D en plaçant une puce mémoire en sandwich, entre la carte mère et le die du processeur ! On parle alors de "die stacking" en référence à l’empilement réalisé, avec de plus la possibilité de rajouter encore d’autres couches…

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