La micro-fusion est apparue initialement avec le Pentium M, cette technique permet, comme son nom l’indique, de fusionner deux micro-opérations qui n’utiliseront ainsi qu’une seule entrée dans le Reorder Buffer et seront conservées sous cette forme jusqu’à l’exécution où elles pourront être traitées séparément en parallèle. Cette technique a donc un avantage double : en utilisant moins de place dans le Reorder Buffer, il est possible de traiter davantage de micro-opérations augmentant donc les performances, mais cela diminue dans le même temps la consommation du processeur puisque moins de hardware est sollicité pour effectuer une tâche donnée.

L’architecture Core 2 introduit un deuxième mécanisme de fusion, la macro-fusion qui consiste pour sa part à fusionner deux instructions x86 en une seule instruction. Evidemment ce mécanisme ne concerne qu’un certain type d’instructions : les instructions de comparaison ou de test (ET logique), et les instructions de saut conditionnel que l’on retrouve fréquemment associées dans les constructions du type :

If (…)
{
…
}
else
{
…
}

Chacun des quatre décodeurs est capable de générer une macro-fusion, mais seule une macro-fusion peut être générée par cycle. Comme avec la micro-fusion cette technique permet d’économiser les entrées du Reorder Buffer et de la station de réservation mais pas seulement. Au niveau des décodeurs cela correspond en pratique à disposer dans certains cas spécifiques de l’équivalent d’un décodeur supplémentaire et donc à lire jusqu’à 5 instructions de la file d’instructions.

Au niveau du cœur d’exécution la macro-fusion a plusieurs avantages, il diminue la latence comparée à l’exécution de deux instructions dépendantes (d’abord le test, et en fonction de son résultat le branchement) et utilise moins de ressources comme nous l’avons vu. De plus une seule ALU se chargeant d’exécuter l’équivalent de deux instructions x86 le processeur apparaît plus « large » qu’il ne l’est en réalité.

Grâce à cette technique et à un port d’exécution supplémentaire (portant le total à 5 ports) les processeurs basés sur l’architecture Core 2 sont donc capables, dans certains cas bien précis, d’exécuter jusqu’à 6 instructions x86 par cycle !

Comme on le voit sur le schéma ci-dessus Intel a en effet profité de sa nouvelle architecture pour ajouter une nouvelle unité d’exécution par rapport aux processeurs dérivés de l’architecture P6. On retrouve donc désormais 3 ALU comme sur les processeurs K7 et K8.

Plus de décodeurs, plus d’unités d’exécution, vous avez dit massivement superscalaire ?