Pendant longtemps la gestion des instructions SIMD a été particulièrement négligée sur les processeurs x86. Dès l’introduction du MMX les faiblesses de l’implémentation d’Intel du calcul vectoriel ont été flagrantes. En premier lieu les 57 nouvelles instructions ne concernaient que le calcul entier. La deuxième limitation est liée à la volonté d’Intel de limiter les modifications à apporter à l’architecture x86. Ainsi pour éviter d’introduire un nouvel état à son processeur, Intel a du réutiliser les 8 registres flottants x87 comme sources des opérations SIMD.

Cette décision a eu plusieurs conséquences néfastes pour les performances, la première c’est qu’il est particulièrement pénalisant de mixer des instructions MMX et des instructions flottantes au sein d’une même routine. Pour des performances optimales les programmeurs devaient donc se montrer particulièrement attentifs à séparer clairement le code utilisant les instructions MMX du code utilisant les instructions flottantes, sous peine de perdre beaucoup trop de cycles à sauvegarder les registres et à changer de mode. Le deuxième problème vient de la taille des registres, les registres flottants étant limités à 80 bits, les vecteurs ne pouvaient excéder une taille de 64 bits.

Avec le SSE Intel s’est affranchi de ces limitations en introduisant 8 nouveaux registres 128 bits, on pouvait donc enfin espérer voir un jeu d’instructions SIMD parfait sur processeur x86 mais encore une fois Intel n’a pas été au bout de ses ambitions et s’est contenté d’une solution intermédiaire afin de ne pas augmenter de façon trop substantielle le nombre de transistors.

Si Intel dispose cette fois de vecteurs 128 bits, les bus de données internes du CPU n’étaient conçus que pour faire transiter au maximum 80 bits de données à la fois (la taille des registres x87). Pour contourner cette limitation sans élargir ces bus, Intel a décidé de décomposer les instructions opérant sur des registres 128 bits en deux micro-opérations opérant sur des registres 64 bits, chacune étant exécutée séquentiellement. La conséquence immédiate c’est que le débit des instructions SSE est de une tous les deux cycles. Heureusement Intel a implémenté deux unités SSE sur ses Pentium III : une pour les additions et l’autre pour les multiplications, ces deux unités pouvant opérer en parallèle.

Par conséquent les Pentium III et 4 étaient capables d’exécuter 4 opérations flottantes simple précision par cycle mais uniquement dans le cas idéal où le code était constitué d’une alternance d’additions et de multiplications. Une séquence constituée uniquement d’additions ou de multiplications voyait ses performances divisées par deux par rapport à ce cas idéal. Un autre problème du SSE à son introduction était lié au fait que seul un décodeur sur les trois que comptait un Pentium III était capable de décoder les instructions SSE, ce problème a toutefois été corrigé sur le Yonah.