Comme on le voit l’histoire du SIMD sur processeurs x86 est particulièrement compliquée et ne donne pas l’image d’une réussite technologique à l’inverse de ce que l’on a pu voir sur processeurs PowerPC. Ainsi dés l’introduction de l’Altivec/VMX sur ses processeurs G4, Motorola a réalisé un sans faute en introduisant 32 registres 128 bit, et 4 unités dédiées aux instructions vectorielles, aussi bien entières que flottantes. Sur les 4 unités seule une était capable de réaliser des opérations arithmétiques flottantes, mais même sur ce point l’Altivec/VMX grâce au support d’une instruction de multiplication-addition fusionnée (FMAD) n’est pas en retrait par rapport aux deux unités du SSE.

Ainsi dans le cadre d’une succession de FMAD l’Altivec/VMX offre une performance de crête de 8 opérations flottantes par cycle comparé aux 4 des Pentium III et 4. Dans le cadre d’additions ou de multiplications là encore avec 4 instructions par cycle, l’Altivec/VMX des G4 et PowerPC 970 est supérieur aux implémentations du SSE des Pentium III et 4 qui sont limitées à deux opérations par cycles. Sans compter que dans le même temps l’Altivec permet d’exécuter une deuxième instruction en parallèle qui peut soit porter sur des entiers, soit être une permutation des éléments d’un vecteur.

Cette supériorité de l’implémentation est combinée à une supériorité architecturale, en effet là où les instructions MMX/SSE/SSE2 sont des instructions binaires spécifiant deux registres sources, et l’un des deux étant écrasé pour écrire la valeur du résultat les instructions Altivec/VMX sont des instructions ternaires spécifiant deux registres source et un registre destination, ainsi qu’un registre de modification optionnel.

Mais désormais Intel avec son architecture Core 2 a décidé de remettre ses processeurs au niveau en termes de calculs SIMD. Evidemment pour des raisons de compatibilité l’avantage de l’Altivec/VMX au niveau des instructions ternaires subsiste mais c’est bien le dernier vestige de la suprématie des processeurs PowerPC au niveau des calculs vectoriels.

Première modification et non des moindres, Intel a élargi l’ensemble des bus de données à 128 bits ce qui signifie que la décomposition des instructions SSE en deux micro-opérations n’est plus qu’un lointain et mauvais souvenir. Avec cette simple modification, Intel double le débit théorique de son processeur ! Mais ce n’est que la partie émergée de l’iceberg car en pratique ce changement a un impact à d’autres niveaux en termes d’efficacité. Ainsi en évitant de décomposer les instructions SSE en deux micro-opérations on évite de saturer artificiellement les ressources du hardware dédiés à stocker les instructions en attendant qu’une unité d’exécution soit disponible (Reservation Station) ou à les réordonner (Reorder Buffer) même si la micro-fusion des instructions SSE introduites dans le Yonah se chargeait déjà de limiter ce problème.

Mais ce n’est pas tout Intel a également doté sa dernière architecture d’une troisième unité SSE, le rôle de cette dernière n’est pas clair dans les documentations fournies car Intel ne précise pas les instructions qu’elle peut prendre en charge. On peut toutefois supposer qu’elle est incapable d’exécuter des instructions arithmétiques sous peine de quoi Intel n’aurait pas manqué de le faire remarquer, elle aurait donc un rôle un peu similaire à l’unité permute de l’Altivec/VMX en prenant en charge les instructions de manipulation des données au sein d’un vecteur. Signalons enfin qu’Intel en a profité pour ajouter le support des 16 instructions SSE4, précédemment connues sous le nom de code de TNI pour Tejas New Instructions étant donné qu’elles devaient apparaître avec le Tejas, une incarnation du Pentium 4 qui n’aura finalement pas vu le jour.

Au final chaque core du Core 2 Duo est donc capable d’effectuer 8 opérations flottantes simple précision par cycle en performance de crête, rattrapant ainsi son retard sur les processeurs PowerPC, mais il va même plus loin car grâce au jeu d’instruction SSE2 il offre la possibilité d’exécuter 4 opérations flottantes double précision par cycle ce qui est impossible avec le jeu d’instructions Altivec/VMX.