Parmi les recettes traditionnelles on trouve les mémoires caches toujours plus grosses, toujours plus rapides comme nous le verrons dans la prochaine section. Mais il y a aussi des tentatives plus originales, ainsi AMD a intégré le contrôleur mémoire sur le die de ses processeurs afin de limiter une partie de la latence.

IBM s’est attaqué au "memory wall" avec son processeur Cell, en dotant chacune des unités spécialisées, les fameuses SPE, d’une petite quantité de mémoire dédiée extrêmement rapide dont la gestion est à la charge du programmeur qui contrôle une unité DMA. Le processeur central, le PPE, intégrant pour sa part lui aussi un contrôleur mémoire.

Intel pour sa part a décidé de s’attaquer à ce problème en répondant à deux contraintes :

• s’assurer que les données soient disponibles le plus tôt possible
• s’assurer que le consommateur de ces données puisse les trouver le plus près possible

Ainsi dans une hiérarchie mémoire les registres sont les zones mémoires les plus rapides (avec un temps d’accès virtuellement nul vu que leur accès est masqué par le pipeline), on dit donc qu’ils sont plus proches des unités d’exécution. On trouve ensuite le cache de niveau 1 (avec un temps d’accès de l’ordre de quelques cycles, 3 sur les processeurs récents), puis le cache de niveau 2 (avec un temps d’accès de l’ordre de la dizaine de cycles), éventuellement un cache de niveau 3 et enfin la mémoire.