Le Penryn : 45 nm et intérêts

Fidèle à sa nouvelle stratégie, le Penryn ne correspond pas au lancement d’une toute nouvelle architecture (à l’inverse du Core 2 Duo), mais en une légère amélioration de celle-ci, ayant comme caractéristique principale d’amener le saut en finesse de gravure.

Le Penryn introduit donc le 45 nm chez Intel, qui constitue une évolution majeure et a pour rappel nécessité une évolution importante du transistor, le but étant toujours de le rendre plus rapide et de diminuer au mieux les vilains courants de fuite. Le 45 nm a ainsi nécessité la recherche d’un nouvel isolant entre la grille et le reste du transistor, afin de limiter les fuites de celle-ci vers le signal source-drain. Devenu trop fin et donc pas assez isolant, le dioxyde de silicium précédemment utilisé se voit remplacé par un diélectrique dit high-k (à forte constante diélectrique, c’est-à-dire laissant passer le champ électrique) à base d’Hafnium, permettant une meilleure isolation. En outre, l’électrode de grille évolue, passant du polysilicium à un métal (non précisé), permettant l’obtention d’un champ plus élevé.

Au final, ces deux innovations permettent au choix de diviser les courants de fuite par 5 (au niveau source-drain) et 10 (au niveau de la grille), ou d’augmenter le courant dynamique de 20 % sans augmenter les courants de fuite (par rapport au 65 nm), ce qui conduit Intel à annoncer un transistor 20 % plus rapide. Elles sont par ailleurs décrites par Gordon Moore lui-même comme la plus importante évolution des transistors depuis 50 ans ! Le 45 nm est en production depuis plusieurs mois dans deux usines, D1D (Oregon) et FAB32 (Arizona).

Cette "simple" évolution dans la finesse de gravure permet au Penryn de moins consommer, de pouvoir être cadencé plus rapidement à dissipation équivalente, de diminuer son coût de production tout en augmentant la taille de la mémoire cache. Ce qui est le cas, avec une mémoire cache L2 qui passe de 2 x 4 Mo à 2 x 6 Mo. Le Penryn en version quad-core reste en effet un assemblage de deux dies, les communications entre chaque die devant toujours passer par le FSB ce qui est problématique en théorie mais négligeable en pratique avec les applications PC actuelles (mêmes découpées en multiples threads). L’associativité de ce cache est cependant logiquement modifiée, puisqu’elle passe de 16 voies à 24 voies. Ce qui signifie grosso modo que la mémoire est divisée en 24 zones équivalentes (de 512 Ko donc, cela ne change pas). Ce nombre de zone est relativement faible vu la taille colossale de ce cache L2 (le K10 dispose d’une associativité à 16 voies, mais avec un cache L2 de 4 x 512 Ko !), qui reste donc optimisé de manière à pouvoir contenir beaucoup de données continues, mais relativement peu de parties de la mémoire centrale.