La première partie de l’exécution d’un programme informatique par un processeur consiste à lire les instructions machines le constituant depuis le cachePetite quantité de mémoire rattachée à une mémoire principale et plus rapide que cette dernière, destinée à améliorer son efficacité globale. L’accès ... de niveau 1 d’instructions. Depuis 1995 et l’introduction du Pentium PRO, ces instructions ne peuvent plus être exécutées nativement par les processeurs modernes, elles doivent donc passer par une phase de décodage. Durant cette phase des unités spécialisées se chargent de prendre en entrée les instructions x86Nom officieux de la famille de processeurs qui équipe les PC et qui est fabriquée entre autres par Intel et AMD. Les premiers processeurs Intel qui éq... complexes (leur taille est variable et la position du code opération n’est pas fixe) et à fournir au cœur d’exécution des instructions de type RISCReduced Instruction Set Computer. Microprocesseur à jeu d’instruction réduit. Le RISC est un des deux modèles guidant la conception de microprocesseur... : beaucoup plus simples et de même taille, ce qui les rend plus pratiques à manipuler et permet notamment l’exécution dans le désordre.

Dès cette phase on constate une différence de philosophie entre AMDAMD est l’acronyme de « Advanced Micro Devices, Inc. ». Il s’agit d’un fabricant de semi-conducteurs basé à Sunnyvale en Californie. La réputation du... et IntelIntel est le premier fabricant mondial de microprocesseurs pour ordinateurs. Le terme Intel est issu de la contraction de « Integrated Electronics »)..... En effet avec le CoreUnité principale de calcul dans un processeur. Les principaux processeurs actuels regroupent désormais deux ou même quatre unités gravées dans la même... 2 Intel s’est attaché à améliorer la performance de crête de décodage. Pour cela les ingénieurs ont ajouté un nouveau décodeur, passant le total de 3 décodeurs à 4 et de plus ils ont introduits une technique de fusion permettant comme son nom l’indique de fusionner deux instructions (test et branchement) en une seule. Ainsi dans un cas idéal le Core 2 peut lire et décoder jusqu’à 5 instructions x86 par cycle contre 3 au maximum pour les processeurs dérivés du P6 jusqu’à présent. Depuis l’Athlon les processeurs AMD peuvent aussi lire et décoder un maximum de 3 instructions par cycle et cette limite ne change pas avec le Barcelona. Mais cette première impression a priori assez décevante ne reflète pas vraiment la réalité.

En premier lieu les décodeurs utilisés par AMD sont plus "puissants" que ceux utilisés par Intel, ils sont symétriques et peuvent prendre en charge le décodage de toutes les instructions. A l’inverse Intel ne dispose sur son Core 2 que d’un décodeur "complet", les 3 autres étant plus simples et ne pouvant prendre en charge le décodage de certaines instructions ce qui diminue le rendement des 4 décodeurs. Vient ensuite la modification apportée avec le Barcelona : désormais le CPULe CPU, encore appelé processeur, est l’acronmye de « Central processing unit », en anglais. Ont pourrait traduire ce terme par unité centrale de trai... lit 32 octets depuis le cache d’instructions au lieu de 16 sur le K8 et le Core 2 Duo. La raison de cet élargissement de la bande passante de lecture est simple : les instructions SSE ou 64 bitsLe 64 bits désigne la capacité d’une puce à utiliser des registres pour les calculs de nombre entiers qui comportent 64 bits. Cela permet de franchir ... sont plus larges (ces dernières utilisent un préfixe d’un octet par instruction appelé REX) et plus leur utilisation se répand plus la bande passante devenait un goulet d’étranglement dans la phase de décodage. De plus le débit des unités SSE ayant augmenté (nous y reviendrons plus loin) il fallait aussi que les décodeurs puissent suivre la cadence.

Si cette amélioration a été jugée opportune sur une architecture disposant de 3 décodeurs, que dire du Core 2 qui dispose d’un décodeur de plus, de la fusion d’instructions et de moitié moins de bande passante ? Il semble clair que ce soit un des points sur lequel les ingénieurs d’Intel devront se pencher pour améliorer une architecture qui hormis celui-ci ne montre pas de défaut de conception flagrant (voir notre article : L’architecture Intel Core 2). Notons également au passage que la fusion d’instructions (macroOn appelle macrophotographie (ou photomacrographie), la prise de vue rapprochée au point que le sujet sur le capteur/film soit plus grand ou de taille...-op fusion) n’est pas active en mode 64-bit sur les processeurs dérivés de l’architecture Core 2. Cela traduit là aussi l’orientation prise pour ces processeurs : là où le Barcelona semble être orienté serveur, le Core 2 montre ses racines orientées grand public et plus spécifiquement vers le marché des portables.