À l’intérieur du Sandy Bridge : cores et caches

Le Clarkdale intègre un CPU en 32 nm et un GPU-contrôleur mémoire et PCI-Express sur un autre die gravé en 45 nm, les deux puces se retrouvant dans le même packaging. À première vue, le Sandy Bridge est très différent puisque l’on trouve un die gravé en 32 nm regroupant tous ces composants. Néanmoins, lorsque l’on regarde de plus près, les nombreuses similitudes montrent que le Sandy Bridge est avant tout une évolution.



On retrouve trois versions de l’architecture Sandy Bridge. Le modèle quad core est composé de 995 millions de transistors et dispose d’une surface de 216 mm². Les dual cores utilisent douze unités d’exécution pour le moteur graphique et demandent 624 millions de transistors sur un die de 149 mm². Enfin, les plus petits d’entre eux sont composés de deux cores et six unités d’exécution pour la partie graphique. Cela représente 504 millions de transistors et un die de 131 mm².

Comparativement, le Lynnfield qui donna naissance au Core i7-800 et Core i5-700 mesure 296 mm², malgré la présence de « seulement » 774 millions de transistors. L’architecture du Sandy Bridge est possible grâce au Westmere qui a apporté le 32 nm chez Intel (tick) et qui sert de fondation au lancement d’aujourd’hui (tock).

Les Cores

En l’état actuel des choses, Sandy Bridge est décliné en version quad core (avec et sans HyperThreading) et dual core (ils ont tous l’HyperTheading activé). Comme nous le démontrerons dans nos pages dédiées aux benchmarks, les cores Sandy Bridge sont plus puissants que leurs homologues Nehalem à fréquence égale.

On retrouve le cache L1 de 32 Ko pour les instructions et les données et un cache L2 de 256 Ko par core. Sandy Bridge apporte aussi un cache à instruction L0 contenant 1 500 micro-opérations décodées. Cette fonctionnalité permet non seulement d’économiser de l’énergie, mais aussi d’améliorer le nombre d’instructions qu’il est possible de traiter en un temps donné. En effet, s’il est avéré lors de l’étape de recherche de l’instruction que celle-ci se trouve déjà décodée dans le cache L0, le processeur va éteindre le décodeur pour le rallumer uniquement lorsqu’il en aura besoin. Intel a aussi reconstruit les unités de prédiction de branchement du Sandy Bridge afin d’améliorer leur efficacité.

Ces deux tests synthétiques tournent sur des applications single threads. Les deux quad cores tournent à la même fréquence et le Turbo Boost ainsi que l’EIST sont désactivés. Comme vous pouvez le constater, ces changements architecturaux ont un impact positif important sur les performances du Sandy Bridge.

Les processeurs Sandy Bridge sont les premiers à prendre en charge l’Advanced Vector Extension (AVX), un jeu d’instruction 256 bits qui sert d’extension au SSE (le Bulldozer d’AMD sera aussi compatible AVX). L’AVX tire son origine du monde des supercalculateurs où les applications dépendantes des calculs en virgule flottante demandent toujours plus de puissance. On imagine donc que la portée de l’AVX sur une architecture telle que Sandy Bridge sera très limitée, même si Intel espère que les applications de traitement audio et vidéo en profitent, en plus des applications d’analyses financières et scientifiques qui sont principalement visées. Malheureusement, il n’existe pas pour l’instant de logiciels grand public qui tirent parti de l’AVX pour que nous puissions tester les gains qu’il apporte.

L’activation de l’AVX a demandé un lourd travail d’intégration et les registres architecturaux sont maintenant des registres physiques. Cela permet aux opérandes d’être stockés directement dans le registre au lieu de traverser le moteur out-of-order avec les micro-opérations. Les registres physiques apportent aussi un gain de place et une réduction de la consommation qui a permi à Intel d’accroître la taille du buffer ce qui améliore le rendement du moteur de calcul à virgule flottante.

Le cache

Une des conséquences de l’intégration de tous ces composants dans le processeur porte sur la façon dont l’ensemble de l’architecture accède au cache de dernier niveau (le cache L3 dans Sandy Bridge).

Du temps des Bloomfield, Lynnfield et Westmere, une architecture quad ou hexa core signifiait que chaque core physique disposait de sa propre connexion au cache partagé. Néanmoins, le Xeon 7500 rompt avec cette méthode. Conçu pour être plus facilement extensible et disposant déjà de huit cores par processeur, un cache utilisant des liens directs aurait un nombre exorbitant de trace lines entre chaque core et le cache de dernier niveau. Intel a donc adopté un bus en anneau pour ses puces destinées aux environnements professionnels. Cela lui permet de continuer d’étendre ses architectures sans que cela devienne un casse-tête logistique.

En début d’année, nous nous sommes entretenus avec Sailesh Kottapalli, un ingénieur et haut responsable d'Intel. Il nous a expliqué qu’il avait constaté une bande passante soutenue de près de 300 Go/s avec les Xeon 7500 LLC grâce à l’utilisation d’un bus en anneau. Intel a aussi confirmé au cours de l’IDF que l’ensemble de ses produits en phase de développement utilisait cette structure.

Intel n’était évidemment pas inquiet pour le nombre de cores x86 sur les Sandy Bridge pour ordinateur de bureau, mais le passage à un bus en anneau a été motivé par l’arrivée du circuit graphique sur le die. Ses quatre cores sont en effet reliés au System Agent (nommé uncore auparavant). Les temps de latence sont variables puisque chaque composant prend le chemin le plus court, mais dans l’ensemble ils seront toujours plus faibles que sur un Westmere. Le bus en anneau sera donc principalement bénéfique pour les charges de travail traitées par le circuit graphique.