Miniaturisation des transistors et agrandissement des wafers : comprendre les enjeux technologiques
Aucun secteur n’a connu un essor technologique et commercial aussi fulgurant que le marché du semi-conducteur. À partir de 2005, le monde a commencé à produire plus de transistors que de grains de riz et à les vendre moins cher.
En 1954, un transistor coûtait 5,52 $ (l’équivalent de 34,70 € aujourd’hui en tenant compte de l’inflation). En 2004, le transistor ne coûtait plus qu’un nano dollar (un milliardième de dollar américain) et en 2005, les prix baissaient tellement que c’est le coût d’un bit de DRAM (soit l’équivalent de trois transistors) qui descendait à un nano dollar.
Selon la Semiconductor Industry Association (SIA), si le marché des transports aériens avait connu la même croissance, un voyage en avion entre Paris et New York, qui coûtait 900 $ en 1978 (l’équivalent de 2 300 € aujourd’hui) et prenait 7 heures de vol, n'aurait demandé qu’une seconde et un centime de dollar en 2005.
En 1965, Gordon Moore, cofondateur d’Intel et employé de Fairchild Semiconductor à l’époque, a constaté que le nombre de composants sur un circuit intégré doublait tous les deux ans et postulait que ce rythme serait inchangé. Il a ensuite révisé son constat en 1975 pour expliquer que le nombre de transistors présents sur le die d’un microprocesseur suivait cette progression. Cette affirmation est restée plus ou moins vraie durant l’histoire des CPU, mais au-delà des considérations pseudo-scientifiques que certains lui attribuent, les énoncés de Moore furent surtout un objectif que les fabricants de processeurs ont tenté d’atteindre, entrainant avec eux le reste de l’industrie du semi-conducteur. Pour arriver à leurs fins les fondeurs jouent sur deux principaux facteurs, la taille du wafer (la galette sur laquelle sont placés les transistors) et la finesse de gravure du die (le groupe de composants qui représentera une puce).
Lorsqu’un fondeur ouvre une nouvelle usine, on mentionne toujours le processus de fabrication aujourd’hui en nanomètre et la taille des wafers qu’elle utilisera (cf. la dernière actualité en date « TSMC : une Fab à 9,3 milliards de dollars »). Ces deux éléments sont les mamelles alimentant les ambitions motivées par les conjectures de Moore. Toutes les innovations technologiques de ces dernières années, en passant par l’utilisation de matériaux à diélectrique high-k et les wafers SOI afin de limiter les fuites de courant, la pureté grandissante des salles blanches, la conception de nouvelles méthodes lithographiques ou les technologies de traitement du silicium, ont tous pour but soit d’augmenter la finesse de gravure, soit d'obtenir des wafers plus grands ou offrants un meilleur rendement.
Il est donc temps de revenir sur ces deux concepts fondamentaux pour voir ce qui se cache derrière les termes techniques que nous employons fréquemment dans nos colonnes et les défis technologiques auxquels sont confrontés les acteurs de ce marché. Ce traitement n’a aucunement la prétention d’être exhaustif et la vulgarisation de certaines des notions présentées est avant tout destinée à permettre à l’ensemble de nos lecteurs de comprendre les grandes lignes de cette industrie et abolir certaines idées reçues. De plus, par soucis de concision et éviter d’être redondant, nous ne reviendrons pas sur le processus de fabrication du processeur que nous avons déjà rapidement balayé dans notre reportage photo « La fabrication d'un processeur en images ».
Intéressant cet article ... dommage que je suis en log out ces jours ci.
Fin bon faut bien travailler pour vivre en même temps
Juste un truc à la "con":
- L'image de la miniaturisation des transistors a pour nom "szyhph"... ce qui fait un peu tache dans un article sérieux
EDIT: toutes les images semblent avoir le même souci d'identification :
lithof1
links
30wrntx
etc etc... surtout que cela apparaît dans l'onglet de navigation.
Une bonne explication
http://www.youtube.com/watch?v=d8DeUhRr384
Très bon article et très intéressant! Merci!
magellan -> J'ai eu des problèmes avec le système d'upload d'image, ce qui explique les noms bizarres
C'est sûrement parce que je suis largement dépassé par le niveau technique de l'article que ça m'a sauté aux yeux, mais sur la page "les règles de Dennard", on peut lire la phrase suivante:
"Le scientifique partait, par exemple, de l’hypothèse qu’il n’y avait pas de limite au dopage [...]"
Et quelques paragraphes au-dessus on a un tableau légendé "extrait de la thèse de Laurent Jalabert"
Bon sang mais c'est bien sûr!
Sinon l'article est passionnant. Mais j'ai dû m'accrocher pour [avoir l'impression de] suivre.
un centime de dollar!
Un cent!
Cela dit, excellent article!
magellan -> J'ai eu des problèmes avec le système d'upload d'image, ce qui explique les noms bizarres
Je me suis bien douté qu'il ne s'agissait pas d'une volonté délibérée de donner des noms à la con
Article de vulgarisation très poussé. Sans avoir de grande capacité en physique chimie, on comprend la majorité du contenu.
Merci !
Hello,
C'est une bel article, bien détaillé.
Concernant les yields cela dépend beaucoup du produit mais au bout d'un an c'est généralement au dessus de 98% en wafer test, avoir 50% de rendement même en période de développement n'est pas bon du tout, après si c'est pour fabriquer un capteur full frame c'est autre chose! ^_^
Bonne continuation.
Merci KaTak pour cette addition
Magellan > merci de l'avoir relevé, au moins ca permet de clarifier les choses sur le forum
Un vrai plaisir un article pareil. Merci et bravo David (tu pêches toutes ces infos de ton expérience ou tu as pu trouver d'autres documents (en anglais) du même type?)
Ça me fait sourire quand on parle du coût des usines. Je trouve que ça donne l'impression d'être vendu en kit, style le commerçant qui propose une Fab à tel ou tel prix selon vos envies ^^
Merci beaucoup Dawnrouille pour ces gentils mots. Le savoir ne s'invente pas et ce genre d'article demande beaucoup de recherches et de lectures. Il n'y a pas de secrets ou de miracles. Après, il est vrai que le traitement de l'information demande de l'expérience et celle que j'acquiers au fil des papiers dépend beaucoup de l'équipe de THFR, qui est l'une des meilleures sur le web français et des leçons des lecteurs qui sont parfois durs, mais formateurs. Donc il est honnêtement difficile de parler de « mon » expérience, car on n’arrive pas à ce genre d'article tout seul. Maintenant, je serais aussi ravi d'avoir des idées sur les sections qui pourraient être améliorées.
En dernière page, mettre une photo avec des plateaux de disque dur en face du texte traitant de la demande pour passer à du wafer de 450 mm, c'es un peu culotté... Ca n'a rien à voir !
C'est comme mettre une photo de vélo alors qu'on parle avion...
Mauvaise manipulation de ma part sur la dernière image de l'avant dernière page. Je me suis trompé d'illustration, merci de l'avoir repéré.
Daywalker ??? Désolé, mais je ne vois vraiment pas de quelle image tu parles. Sur la dernière page il y a quatre images, une courbe de l'épaisseur des wafers, un schéma de l'affaissement gravitationnel, la méthode Czochralski et une barre de silicium monocristallin...
Edit : Si tu parles de cette image en page 13 (avant dernière page) http://www.presence-pc.com/image/A [...] -jpg-.html
Ce ne sont pas des disques dur, mais une rangée de wafers déjà découpés
Hello,
Je vais être chiant, dans le calcul du DPW il faut prendre en compte le sawlane, l'espace entre chaque die car il faut bien découper le wafer à la scie pour la mise en package! ^_^
@+
et il est bien payé le gars avec sa scie à métaux?
Katak -> À ma connaissance, la saw line mesure 160 µm d'épaisseur (80 µm de chaque côté de la ligne que va traverser la scie) et ses dimensions sont prises en compte dans les mesures du die. Bref, lorsqu'un concepteur va définir le nombre de puce qu'il peut mettre sur un wafer, il prend en compte cette marge de 80 µm de chaque côté du die. Si tu as d'autres infos à ce sujet, je suis preneur.
1815 -> Non il est au chomage, son job a été pris par une machine! sales capitalistes!!!!
moi qui pensais que c'était comme les carrés de chocolat...
Il dit qu'il voit pas le rapport
ben tu prends le wafer et pis tu fais comme avec une plaquette de chocolat.
tu crois que je devrais déposer un brevet?
superbe article! je travaille dans une FAB et la vulgarisation du process est bien tournée! J'ai mis un an à tout comprendre au début du STI au PADO....héhé.
--> KATAK
Bravo à l'auteur!
PS: les rendement de 90% au bout d'un an jamais vu ca moi!
J'ai vu le C110, le C90, C065, C055, C045, C040 et maintenant le C032 et C022 mais même 50% au début je rigole bien! Généralement le premier proto sorti (véhicule de test pour chaque fondeur) tourne très bas! J'ai vu des zero yields de 20 wafers sur un FOUP de 25 !
@Mizou51: Tu travailles ou ? je pensais à Crolles au début mais ils ne font pas de 22 nm...
Quand tu parles de Yield c'est du WT ou FT ?
il faut aussi différencier l'analogique du numérique mais si au bout d'un an tu as moins de 90% en WT, le process est loin d'être fiabilisé...
Quel produit te sort un 0% sur 20 wafers ?! qui s'est fait virer pour ça ?
Bob Dennard ?