Le double motif, un passage obligé
Le double motif est un ensemble de technologies qui permettent d’utiliser les outils de production existants afin d’abaisser le facteur de résolution (k₁) pour obtenir une valeur inférieure à 0,25. Grossièrement, le but est d’exposer le wafer deux fois d’affilé dans le but de créer des motifs complémentaires afin que le demi-pitch final soit plus petit que celui qu’il est possible d’atteindre à l’aide d’une seule exposition.
Deux expositions en valent mieux qu’une
Très schématiquement, on peut comparer cela à un individu qui achète et installe une palissade préfabriquée, mais qui juge que l’espace entre les pieux est trop grand. Une des solutions à ce problème est d’acheter un autre modèle identique et ficher les planches de manière à les intercaler par rapport aux premières afin de réduire l’espace disponible.
Ainsi, avec le double motif, il est théoriquement possible de réduire la taille du demi-pitch par deux, ce qui explique qu’avec des outils pouvant graver en 36 nm, on parle aujourd’hui d’aller jusqu’au 18 nm. De plus, ce procédé se prête bien à la lithographie de puces électroniques, car les motifs gravés se répètent souvent avec des distances similaires. Bref, la symétrie inhérente à l’architecture des puces signifie qu’il est facile de scinder le procédé d’exposition en deux étapes distinctes.
La trinité du double patterning
Le monde du double patterning regroupe une multitude de technologies qui ont toutes pour but d’exposer le wafer de multiples fois, mais qui utilisent des méthodes parfois très différentes pour y arriver. Par souci de concision et au vu de la nature de cet article, il serait inopportun de détailler toutes les méthodes développées par les fondeurs. Nous nous arrêterons donc seulement sur les trois méthodes les plus populaires.
Le litho-etch-litho-etch (LELE ou exposition-excavation-exposition-excavation) est très proche de l’analogie de la palissade. On expose le wafer, puis on retire chimiquement les parties exposées et on recommence. Pratique, cette technique a le désavantage de doubler les coûts et les temps de fabrication et de ne pas pardonner le mauvais alignement du masque. Le litho-freeze-litho-etch (LFLE ou exposition-gèle-exposition-excavation) est similaire à la première méthode, mais au lieu de retirer la première partie du wafer exposée, on gèle la galette pour ensuite procéder à la seconde exposition. Le gèle chimique appliqué évite que la première couche exposée n’interfère lors de la seconde exposition. Les scientifiques ont encore besoin de perfectionner l’étape du gel, mais le LFLE est très prometteur, car il permet une réduction des coûts par rapport au LELE.
Enfin, la technique du sidewall-spacer (espaceur de murs latéraux) gère mieux les problèmes d’alignement du masque. Elle demande la création de lignes séparées par un espace deux fois plus grand que nécessaire et qui représente les contours externes du motif. On procède ensuite à la gravure de lignes adjacentes des deux côtés des lignes modèles qui sont retirées. On se retrouve alors avec deux fois plus de lignes qu’au départ et un espace deux fois plus petit.
Le LELE et LFLE pour les processeurs et le Sidewall-spacer pour les mémoires
ASML, Canon et Nikon, les trois plus grands équipementiers, privilégient aujourd’hui le LELE et le LFLE pour des raisons techniques et commerciales, les améliorations dans l’alignement des wafers obligeant l’achat de nouvelles machines contrairement au sidewall-spacer qui peut être optimisé avec les machines existantes. Applied Materials, un autre fournisseur de scanners, se concentre quant à lui sur le sidewall-spacer. Aujourd’hui, les fabricants de processeurs privilégient souvent le LELE et LFLE tandis que les fabricants de mémoires font souvent appel au sidewall-spacer qui est plus adapté à la création de cellules de stockage. En effet, cette méthode multiplie rapidement le nombre d’expositions nécessaires lorsque la complexité de la puce approche celles des processeurs, augmentant les coûts de production.
Le double patterning en 32 nm fut démontré pour la première fois par des chercheurs belges de l’institut de micro-électroniques et composants (IMEC) en juillet 2007 et comme on a pu le voir, cette méthode lithographique permet de continuer à atteindre les objectifs de Moore. Le problème est qu'elle coûte cher et est extrêmement sensible aux erreurs, un mauvais alignement pouvant complètement ruiner toute une série de puces. Elle apporte donc une solution pour le 32 nm et le 22 nm, mais il faudra trouver de nouvelles réponses pour graver en 16 nm.
Intéressant cet article ... dommage que je suis en log out ces jours ci.
Fin bon faut bien travailler pour vivre en même temps
Juste un truc à la "con":
- L'image de la miniaturisation des transistors a pour nom "szyhph"... ce qui fait un peu tache dans un article sérieux
EDIT: toutes les images semblent avoir le même souci d'identification :
lithof1
links
30wrntx
etc etc... surtout que cela apparaît dans l'onglet de navigation.
Une bonne explication
http://www.youtube.com/watch?v=d8DeUhRr384
Très bon article et très intéressant! Merci!
magellan -> J'ai eu des problèmes avec le système d'upload d'image, ce qui explique les noms bizarres
C'est sûrement parce que je suis largement dépassé par le niveau technique de l'article que ça m'a sauté aux yeux, mais sur la page "les règles de Dennard", on peut lire la phrase suivante:
"Le scientifique partait, par exemple, de l’hypothèse qu’il n’y avait pas de limite au dopage [...]"
Et quelques paragraphes au-dessus on a un tableau légendé "extrait de la thèse de Laurent Jalabert"
Bon sang mais c'est bien sûr!
Sinon l'article est passionnant. Mais j'ai dû m'accrocher pour [avoir l'impression de] suivre.
un centime de dollar!
Un cent!
Cela dit, excellent article!
magellan -> J'ai eu des problèmes avec le système d'upload d'image, ce qui explique les noms bizarres
Je me suis bien douté qu'il ne s'agissait pas d'une volonté délibérée de donner des noms à la con
Article de vulgarisation très poussé. Sans avoir de grande capacité en physique chimie, on comprend la majorité du contenu.
Merci !
Hello,
C'est une bel article, bien détaillé.
Concernant les yields cela dépend beaucoup du produit mais au bout d'un an c'est généralement au dessus de 98% en wafer test, avoir 50% de rendement même en période de développement n'est pas bon du tout, après si c'est pour fabriquer un capteur full frame c'est autre chose! ^_^
Bonne continuation.
Merci KaTak pour cette addition
Magellan > merci de l'avoir relevé, au moins ca permet de clarifier les choses sur le forum
Un vrai plaisir un article pareil. Merci et bravo David (tu pêches toutes ces infos de ton expérience ou tu as pu trouver d'autres documents (en anglais) du même type?)
Ça me fait sourire quand on parle du coût des usines. Je trouve que ça donne l'impression d'être vendu en kit, style le commerçant qui propose une Fab à tel ou tel prix selon vos envies ^^
Merci beaucoup Dawnrouille pour ces gentils mots. Le savoir ne s'invente pas et ce genre d'article demande beaucoup de recherches et de lectures. Il n'y a pas de secrets ou de miracles. Après, il est vrai que le traitement de l'information demande de l'expérience et celle que j'acquiers au fil des papiers dépend beaucoup de l'équipe de THFR, qui est l'une des meilleures sur le web français et des leçons des lecteurs qui sont parfois durs, mais formateurs. Donc il est honnêtement difficile de parler de « mon » expérience, car on n’arrive pas à ce genre d'article tout seul. Maintenant, je serais aussi ravi d'avoir des idées sur les sections qui pourraient être améliorées.
En dernière page, mettre une photo avec des plateaux de disque dur en face du texte traitant de la demande pour passer à du wafer de 450 mm, c'es un peu culotté... Ca n'a rien à voir !
C'est comme mettre une photo de vélo alors qu'on parle avion...
Mauvaise manipulation de ma part sur la dernière image de l'avant dernière page. Je me suis trompé d'illustration, merci de l'avoir repéré.
Daywalker ??? Désolé, mais je ne vois vraiment pas de quelle image tu parles. Sur la dernière page il y a quatre images, une courbe de l'épaisseur des wafers, un schéma de l'affaissement gravitationnel, la méthode Czochralski et une barre de silicium monocristallin...
Edit : Si tu parles de cette image en page 13 (avant dernière page) http://www.presence-pc.com/image/A [...] -jpg-.html
Ce ne sont pas des disques dur, mais une rangée de wafers déjà découpés
Hello,
Je vais être chiant, dans le calcul du DPW il faut prendre en compte le sawlane, l'espace entre chaque die car il faut bien découper le wafer à la scie pour la mise en package! ^_^
@+
et il est bien payé le gars avec sa scie à métaux?
Katak -> À ma connaissance, la saw line mesure 160 µm d'épaisseur (80 µm de chaque côté de la ligne que va traverser la scie) et ses dimensions sont prises en compte dans les mesures du die. Bref, lorsqu'un concepteur va définir le nombre de puce qu'il peut mettre sur un wafer, il prend en compte cette marge de 80 µm de chaque côté du die. Si tu as d'autres infos à ce sujet, je suis preneur.
1815 -> Non il est au chomage, son job a été pris par une machine! sales capitalistes!!!!
moi qui pensais que c'était comme les carrés de chocolat...
Il dit qu'il voit pas le rapport
ben tu prends le wafer et pis tu fais comme avec une plaquette de chocolat.
tu crois que je devrais déposer un brevet?
superbe article! je travaille dans une FAB et la vulgarisation du process est bien tournée! J'ai mis un an à tout comprendre au début du STI au PADO....héhé.
--> KATAK
Bravo à l'auteur!
PS: les rendement de 90% au bout d'un an jamais vu ca moi!
J'ai vu le C110, le C90, C065, C055, C045, C040 et maintenant le C032 et C022 mais même 50% au début je rigole bien! Généralement le premier proto sorti (véhicule de test pour chaque fondeur) tourne très bas! J'ai vu des zero yields de 20 wafers sur un FOUP de 25 !
@Mizou51: Tu travailles ou ? je pensais à Crolles au début mais ils ne font pas de 22 nm...
Quand tu parles de Yield c'est du WT ou FT ?
il faut aussi différencier l'analogique du numérique mais si au bout d'un an tu as moins de 90% en WT, le process est loin d'être fiabilisé...
Quel produit te sort un 0% sur 20 wafers ?! qui s'est fait virer pour ça ?
Bob Dennard ?